描述
由於 Intel® Quartus® Prime Pro Edition 軟體 v23.1 中的問題，當在Intel Agilex® 7裝置上的同一 F-tile 上同時使用 PCIe PHY 和非具有 PMA 計時模式的 PCIe PHY 時，您可能會看到以下支援邏輯建置錯誤：
錯誤 （21842）： 無法生成支援邏輯，因為設計中使用的 IP 元件具有衝突的設置
錯誤：設計無法程式設計到可用的 F-Tiles 上，因為給定的位置約束有衝突，或者因為與當前設備上的可用資源相比，設計需要更多的資源。
如果使用了具有系統 PLL 時鐘模式的額外非 PCIe PHY，並且啟用了具有系統 PLL 時鐘模式的非 PCIe PHY 的系統 PLL，則不會發生此錯誤。
當尚未為非 PCIe PHY 的配置啟用系統 PLL 時，會發生此錯誤。
解決方法
要變通解決此問題，請啟用系統 PLL #0 以配置 PMA 時鐘模式的 PMA 直接 PHY，並使系統 PLL #0 的輸出時鐘保持未連接狀態。您必須使用系統 PLL #0，而不是系統 PLL #1 或 #2 作為解決方法。PCIe Intel FPGA IP應使用 系統 PLL #1 或 #2。