描述
您可能會在合成階段看到此錯誤訊息，當設計使用 .bdf 檔來實例化 Tile IP，或者您尚未完成 Quartus® Tile Logic Generation 編譯階段。
解決方法
.bdf 檔不是實例化切片 IP 的受支援方法。
若要避免此錯誤，請使用 Verilog 或 VHDL 檔實例化 Tile IP，並運行 Quartus® Tile Logic Generation 編譯階段。