描述
Quartus Prime Pro Edition 軟體版本 23.2 中的 Agilex™ 7 F-Tile 參考和系統 PLL 頻率FPGA IP 上的 refclock_status 輸出訊號無法正常工作。 ®
解決方法
不應使用 refclock_status 輸出信號。如果您想知道系統 PLL 參考頻率的狀態，可以通過監控 out_systempll_synthlock_[n] tx_pll_locked[n]、tx_ready[n] 和 rx_ready[n] 信號 是否置位為高電平來推斷這一點。
此問題已從 Quartus® Prime Pro Edition 軟體版本 23.3 開始修復。