描述
由於 Quartus® Prime Pro Edition 軟體版本 23.2 及更早版本存在問題，您可能會看到時序分析器中的時鐘網路查看器錯誤地將某些數據信號顯示為基本時鐘。
當時序分析器檢測到 SDC 約束定義扇出到數據和時鐘埠的時鐘時，會出現此問題。請務必注意，此行為不會影響相關路徑的時序分析。
此問題僅影響Stratix® 10 個FPGA設備。
解決方法
可以安全地忽略源自數據引腳的時鐘，如時鐘網路查看器中所報告的那樣。