由於 F-Tile CPRI FPGA IP webcore 版本 23.2 中的問題，您在使用 F-Tile CPRI FPGA IP 模擬設計範例在“support_logic”資料夾中生成檔時，可能會發現在 F-Tile CPRI FPGA IP 模擬範例設計中多次執行 Quartus® Tile Logic Generation（QTLG） 流程時失敗。
要在 F-Tile CPRI FPGA IP 模擬範例設計 webcore 版本 23.2 中解決此問題，請按照以下步驟操作。
1. 修改「cpri_ii_0_testbench/ip_components/tb_top.qsf」文件，註釋掉如下所示的行：
#set_global_assignment -name SYSTEMVERILOG_FILE support_logic/tb_top_auto_tiles.sv
2. 修改「cpri_ii_0_testbench/testbench/tb_top.sv」檔，為“tb_top_auto_tiles tb_top_auto_tiles（）”引入以下定義條件：
'ifndef ALTERA_RESERVED_QIS / Quartus 合成排除的代碼
tb_top_auto_tiles tb_top_auto_tiles （）;
'恩迪夫
3. 執行 指定的 命令，即 “quartus_ipgenerate”和“quartus_tlg” ，如使用者指南第 2.8節 所示。
如果使用者未使用 Agilex™ F-Tile 裝置為 CPRI FPGA IP 生成 F-Tile CPRI FPGA IP 模擬範例設計，則不需要此解決方法。
此問題計劃在 F-Tile CPRI PHY FPGA IP 的未來版本中修復。