文章 ID: 000097174 內容類型: 錯誤訊息 最近查看日期: 2023 年 10 月 30 日

警告 （13469）：在 mbl_table_mux.sv（116） 處的 Verilog HDL 分配警告：截斷大小為 24 的值以匹配目標的大小 （23）

環境

  • Intel® Quartus® Prime Pro Edition 軟體
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    當您編譯包含記憶體子系統Intel® FPGA IP的設計時，可能會在 Intel® Quartus® Prime Pro Edition 軟體版本 23.3 中看到此警告，該記憶體子系統使用 MBL 演算法具現化內容可定址記憶體Intel® FPGA IP。當使用 MBL 的內容可定址記憶體Intel® FPGA IP實例連接到的外部記憶體不足以容納雜湊表和鍵/結果表時，就會發生這種情況。

    解決方法

    不能忽略此警告。
    要在 Intel® Quartus® Prime Pro Edition 軟體版本 23.3 中變通解決此問題，請執行下列解決方案之一：

    • 降低鍵/結果表的log2 編號
    • 增加記憶體裝置的大小
    • 減小 鍵/結果寬度
    • 減少每行的箱數

    此問題計畫在 Intel® Quartus® Prime Pro Edition 軟體的未來版本中修復。

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