描述
由於 Quartus® Prime Pro Edition 軟體版本 23.3 中的問題，沒有動態重新配置的並行介面 IP 的 PHY Lite 將無法在 Agilex™ 7 FPGA M 系列中置位 interface_locked 信號。
解決方法
要變通解決此問題，請在IP參數編輯器 Pro GUI 中打開動態重新配置模式，並在Agilex™ 7 FPGA M 系列中使用並行介面 IP 的 PHY Lite 時，在 RTL 設計中實例化校準 IP，即使設計不需要動態校準也是如此。
請參考 動態重新配置的範例設計 ，將校準IP連接到並行介面IP的PHY Lite。
此問題計劃在 Quartus® Prime Pro Edition 軟體的未來版本中修復。