文章 ID: 000098408 內容類型: 疑難排解 最近查看日期: 2024 年 08 月 02 日

為什麼在模擬 F-Tile 動態重新配置套件FPGA IP 設計範例時，F-Tile 乙太網路多速率 FPGA IP 的o_p0_rx_hi_ber埠會遵循從 100GE-4 到 2x50GE-1 配置檔的 AN/LT 和 DR？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Quartus® Prime Pro Edition 軟體 23.4 及更新版本存在問題，F-Tile 乙太網路多速率 FPGA IP 的 o_p0_rx_hi_ber 埠可以在 F-Tile 動態重新配置套件 FPGA IP 設計範例模擬中，從 100GE-4 配置檔到 2x50GE-1 配置檔的自動協商和鏈路訓練 （AN/LT） 和動態重新配置 （DR） 進行斷言。

    此問題不會影響硬體中的設計範例。

    解決方法

    此問題已從 Quartus® Prime Pro Edition 軟體版本 24.2 開始修復。

    相關產品

    本文章適用於 1 產品

    Intel® Agilex™ FPGA 與 SoC FPGA

    需要更多協助嗎？

    聯絡支援部門

    免責聲明

    1

    所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。