描述
由於 Quartus® Prime Pro Edition 軟體版本 23.3 及更早版本的問題，當執行多個並行介面 Agilex™ 7 FPGA IP 的 PHY Lite 實例時，時鐘頻率 *usr_clk 不正確，從而導致時序分析結果不正確。
解決方法
要變通解決此問題，請執行以下步驟：
1. 在 .../synth 資料夾下打開 *pin_map.tcl
2. 修改以下命令：
設定針腳（pll_ref_clock） $pll_ref_clock
自
設定針腳（pll_ref_clock） [get_pins -no_duplicates $pll_ref_clock]
此問題已從 Quartus® Prime Pro Edition 軟體版本 23.4 開始修復。