文章 ID: 000098631 內容類型: 錯誤訊息 最近查看日期: 2024 年 11 月 29 日

在啟用 IEEE 1588v2 的情況下模擬 F-Tile 低延遲乙太網路 10G MAC FPGA IP 設計範例時，為什麼 Synopsys VCS* 模擬器在 RX 數據路徑上顯示丟包？

環境

    Intel® Quartus® Prime Pro Edition 軟體
    低延遲乙太網路 10G MAC Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

由於 Quartus® Prime Pro Edition 軟體版本 23.4、啟用 IEEE 1588v2 的變體 10M/100M/1G/2.5G/5G/10G （USXGMII） 乙太網路的 F-Tile 低延遲乙太網路 10G MAC FPGA IP 設計範例中存在問題，Synopsys VCS* 模擬器顯示 RX 數據路徑上的封包由於內部路徑故障而丟失，這是由於 RX 數據路徑 FIFO 溢出所致。

解決方法

在 23.4 中沒有解決此問題的方法。

此問題計劃在 Quartus® Prime Pro Edition 軟體的未來版本中修復。

相關產品

本文章適用於 1 產品

Intel® Agilex™ FPGA 與 SoC FPGA

1

需要更多協助嗎？

聯絡支援部門

免責聲明

1

所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

此頁面上的內容是原始英文內容的人工和電腦翻譯的組合。此內容僅供您方便，僅供一般參考，不應被視為完整或準確。如果本頁面的英文版本與翻譯之間存在任何矛盾，則以英文版本為準。 查看此頁面的英文版本。