文章 ID: 000098689 內容類型: 疑難排解 最近查看日期: 2024 年 04 月 23 日

為什麼在 Quartus® Prime Pro Edition 軟體 v23.4 的 Agilex™ 7 裝置上使用 F-Tile PMA 和 FEC Direct PHY FPGA IP 時，時序報告中報告了非法生成的時鐘？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Quartus Prime Pro Edition 軟體 v23.4 的問題，在 Quartus® Prime Pro Edition 軟體 v23.4 的 Agilex™ 7 裝置上使用 F-Tile PMA 和 FEC Direct PHY FPGA IP 時，時序報告中會報告非法產生的時鐘。以下螢幕截圖是在計時報告中顯示非法生成的時鐘的示例。

    Illegal Generated Clocks

    此問題的原因是 F-Tile PMA 和 FEC Direct PHY FPGA IP 為未在 IP 中啟用的 tx_clkout2 和 rx_clkout2 埠生成時序限制。

    解決方法

    若要變通解決此問題，請啟用 F-Tile PMA 和 FEC Direct PHY FPGA IP 中的 tx_clkout2 和 rx_clkout2 埠，即使未使用也是如此。或者，忽略計時報告中那些非法生成的時鐘。

    此問題已在 Quartus® Prime Pro Edition 軟體 v24.1 中得到解決。

    相關產品

    本文章適用於 1 產品

    Intel® Agilex™ FPGA 與 SoC FPGA

    需要更多協助嗎？

    聯絡支援部門

    免責聲明

    1

    所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。