文章 ID: 000098836 內容類型: 產品資訊與文件 最近查看日期: 2024 年 05 月 10 日

為什麼 Agilex™ 7 PLL 不符合從裝置末端配置鎖定或解除複位所需時間的數據表規格？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • PLL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    在 Agilex™ 7 FPGAs 和 SoC 裝置數據表中， 表 30 顯示了從裝置端配置或解除複位開始鎖定所需時間的 I/O PLL 規格，tLOCK 為 1 毫秒。持續時間的測量應從 init_done 引腳的置位或areset信號的解除，一直到單個 I/O PLL 的鎖定信號的斷位。請注意，本規範適用於獨立 PLL，並未考慮設計複雜性。

    解決方法

    不需要解決方法，因為這隻是為了進一步闡明數據表資訊。

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    Intel® Agilex™ FPGA 與 SoC FPGA

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