如何將 F-Tile 參考和系統 PLL 頻率 IP out_coreclk_#i 連接到 Agilex 7™ FPGA 裝置中的 IOPLL FPGA IP 參考頻率輸入？

從 F-Tile 參考和系統 PLL 頻率 IP out_coreclk_#i 連接埠到 Agilex™ 7 裝置中的 IOPLL FPGA IP 參考頻率輸入，沒有專用連接。

如果您將 F-Tile 參考與系統 PLL 頻率 IP out_coreclk_#i 連接到 IOPLL FPGA IP 參考頻率輸入，您可能會看到這樣的錯誤訊息。

錯誤 （14566）： 由於與現有約束 （1 HSSI_PLDADAPT_RX） 衝突，Fitter 無法放置 1 個週邊元件。修復子消息中描述的錯誤，然後重新運行 Fitter。Intel FPGA知識資料庫也可能包含有關如何解決此外圍放置失敗的資訊的文章。錯誤 （175020）：Fitter 無法將邏輯HSSI_PLDADAPT_RX放置在它所受限的區域 （11， 65） 到 （11， 67） 中，因為區域中沒有此類型邏輯的有效位置。

資訊 （14596）： 故障元件的相關信息：

資訊（175028）： HSSI_PLDADAPT_RX名稱： FTL_auto_tiles|z1577b_x5_y0_n0|hdpldadapt_rx_chnl_21

...

要將 F-Tile 參考和系統 PLL 頻率 IP out_coreclk_#i 連接至 IOPLL FPGA IP 參考頻率輸入，您可以執行以下操作。

1. 在 rtl 中，將 F-Tile 參考和系統 PLL 頻率 IP out_coreclk_#i 信號除以二。
2. 將 rtl 分頻 out_coreclk_#i 信號連接到頻率控制FPGA IP 緩衝器
3. 將頻率控制FPGA IP緩衝器的輸出連接到IOPLL FPGA IP 參考頻率輸入。

以下示例將 F-Tile 參考和系統 PLL 頻率 IP 的out_coreclk_2連接到 IOPLL FPGA IP 參考頻率。

ref_sys_pll_clk_i0：元件ref_sys_pll_clk

港口地圖 （

out_systempll_synthlock_0 => out_systempll_synthlock_0，

out_systempll_clk_0 => out_systempll_clk_0，

out_refclk_fgt_2 => out_refclk_fgt_2，

in_refclk_fgt_2 => in_refclk_fgt_2，

out_coreclk_2 => out_coreclk_2）;

過程（out_coreclk_2）

開始

如果rising_edge（out_coreclk_2） 則

out_coreclk_2_2<= 不out_coreclk_2_2;

結束如果 ;

結束過程;

clkctrl_i0：元件 clkctrl

港口地圖 （

包含 => out_coreclk_2_2，

clock_div1x => clkctrl_outclk）;

iopll_i0 ： 元件 IOPL

港口地圖 （

refclk => clkctrl_outclk，

已鎖定 => 打開，

rst => ninit_done（0），

outclk_0 => iopll_outclk_0）;