為什麼在掃描模式下查看 RTL Analyzer 時，連接到 F-Tile 參考和系統 PLL 頻率的 RTL 模組的輸入埠連接到邏輯 0 時FPGA IP out_refclk_fgt和out_systempll_clk埠？

在 Quartus® Prime 23.3（即 23.2 及更早版本）之前，RTL 查看器提供了一種查看模組之間連接的寄存器傳輸級 （RTL） 圖形表示的方法。從 23.3 版本開始，Intel® 引入了 Design Netlist Infrastructure （DNI），作為對 Quartus Prime 軟體的重大變更。作為此更改的一部分，分析和闡述階段包括一系列檢查點，即詳細說明、檢測、約束和掃描。

此問題僅在掃描檢查點中打開 RTL 分析器時出現。在其他模式（詳細、檢測或受限）下打開 RTL 分析器時，將連接這些埠。

F-Tile 參考和系統 PLL 頻率FPGA IP 的輸出埠上未連接 out_systempll_clk ，因為系統 PLL 位於晶片塊內。因此，源埠和接收器埠位於磁貼內，對使用者不可見。因此，與此埠建立的任何連接都將綁定到邏輯 0。

對於 out_refclk_fgt 埠，此連接通過支援邏輯生成階段處理，在該階段將生成一個網路以相應地執行與切片的連接。同樣，與此埠建立的任何連接都將綁定到邏輯 0，因為 out_refclk_fgt 埠的連接已連接到磁貼。

例如，在 F-Tile JESD204C FPGA IP 設計範例中，在 RTL Analyzer 中以掃描模式查看時，systemclk_f 實例的輸出埠ext_net_in_refclk_fgt_<port_num>_load_out連接到jesd204c_f_ed_rx_tx_auto_tiles實例上的輸入埠ext_net_in_refclk_fgt_6_load_in。

參考：

2.1.1.4. F-Tile 參考和系統 PLL 頻率 IP

https://www.intel.com/content/www/us/en/docs/programmable/683372/22-2-6-0-0/f-tile-reference-and-system-pll-clocks-ip-35070.html

4.2.1. IP 設計的參考和系統 PLL 頻率

https://www.intel.com/content/www/us/en/docs/programmable/714307/22-2-3-0-0/reference-and-system-pll-clock-for-your.html

Quartus® Prime Pro Edition 使用者指南：設計編譯
1.3. 設計網表基礎設施

https://www.intel.com/content/www/us/en/docs/programmable/683236/24-1/design-netlist-infrastructure.html

注： 預設情況下，「已檢測」和「約束」檢查點處於禁用狀態，但可以通過啟用「RTL 分析調試模式」來打開。

若要查看連接，可以在打開 RTL 分析器時使用「精心編製」、「檢測」或「約束」檢查點。詳細和受約束的檢視將查看在 RTL 檔中建立的連接。掃描檢視僅顯示與設計相關的連接。任何未使用或卡在常量的連接都將在「掃描」檢視中移除。有關每個檢查點的更多資訊，請參閱 Quartus® Prime Pro Edition 使用者指南：設計編譯。

透過支援邏輯生成處理設計網表後，這些連接將完全在晶元塊內及/或使用晶元埠實現。因此，您不必擔心模組中連接到 F-Tile 參考和系統 PLL 頻率FPGA IP 的埠連接缺失。