文章 ID: 000099127 內容類型: 錯誤訊息 最近查看日期: 2024 年 07 月 16 日

為什麼 DDR4 reset_sync_pri_sdc_anchor 訊號的 10 FPGA IP 外部記憶體介面Stratix®恢復時序違規？

環境

    Intel® Quartus® Prime Pro Edition 軟體
    外部記憶體介面 Intel® Stratix® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

您可能會在 reset_sync_pri_sdc_anchor 信號上看到恢復衝突，因為此重置會自動全域升級。

解決方法

為避免違規，請應用以下分配以防止信號提升到全球網路上：

set_instance_assignment -name GLOBAL_SIGNAL OFF -to <hierarchy>|reset_sync_pri_sdc_anchor

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Intel® Stratix® 10 FPGA 與 SoC FPGA

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