FPGA BSDL 支援
Altera®提供 IEEE 標準 1149.1、IEEE 標準 1149.6 和 IEEE 標準 1532 規範的邊界掃描描述語言 （BSDL） 檔，具體取決於可程式設計設備。
介紹
邊界掃描描述語言 （BSDL） 檔提供的語法允許設備運行邊界掃描測試 （BST） 和系統內程式設計功能 （ISP）。本網站上提供的IEEE BSDL檔用於預配置BST。無論設備的速度等級或溫度如何，您都可以使用 BSDL 檔。
對於配置后的 BST，在 BSDL 工具 一節中提供了生成工具和指南。
BSDL 模型在發佈時會使用可用工具進行測試。BSDL檔使用以下供應商的可用工具進行語法檢查：JTAG Technologies，ASSET Intertech - Agilent Technologies，Corelis，GOEPEL Electronic和Temento Systems。
IEEE 1149.6 型號
Altera®為列出的設備系列提供以下 IEEE 1149.6 BSDL 模型，以進行預配置邊界掃描測試 （BST）。這些型號支援 IEEE 1149.6 標準，但並非所有 HSSI 針腳都支援 SAMPLE 指令。型號密度和封裝特定。無論設備的速度等級或溫度如何，您都可以使用 BSDL 模型。訪問連結的 BSDL 裝置系列集合以訪問 BSDL 模型。
裝置系列1 |
零件編號前綴 |
|---|---|
AGF、AGI、AGM |
|
| Agilex™ 52 | A5E |
Stratix® 10 （另請參閱 HPS 的 IEEE 1149.1） |
1S |
Arria® 10 （另請參閱 HPS 的 IEEE 1149.1） |
10安培 |
10CX |
|
5S |
|
5AGZ |
|
EP4CGX |
|
EP2AGX |
|
筆記：
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IEEE 1149.1 型號
Altera® 為列出的設備系列提供以下 IEEE 1149.1 BSDL 模型，以進行預配置邊界掃描測試 （BST）。型號密度和封裝特定。無論設備的速度等級或溫度如何，您都可以使用 BSDL 模型。訪問連結的 BSDL 裝置系列集合以訪問 BSDL 模型。
裝置系列1 |
類型 |
零件編號前綴 |
|---|---|---|
Stratix® 10 SX/ST HPS （另請參閱 IEEE 1149.6） |
FPGA/HPS |
1SX/1ST |
FPGA |
EP4S |
|
FPGA |
EP3S |
|
Arria® 10 （另請參閱 IEEE 11.49.6） |
FPGA/HPS |
10AS |
FPGA |
5安 |
|
| Arria® II GX | FPGA | EP2AGX |
FPGA |
EP2AGZ |
|
FPGA |
10CL |
|
FPGA |
5攝氏度 |
|
FPGA |
EP4C |
|
FPGA |
EP3C |
|
FPGA |
EP2C |
|
FPGA |
10米 |
|
CPLD |
5M |
|
CPLD |
EPM |
|
組態 |
總承包 |
|
筆記：
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IEEE 1532 模型與工具
Altera® 為列出的設備系列提供以下 IEEE 1532 BSDL 模型，以進行預配置邊界掃描測試 （BST）。型號密度和封裝特定。無論設備的速度等級或溫度如何，您都可以使用 BSDL 模型。訪問連結的 BSDL 裝置系列集合以訪問 BSDL 模型。
您將需要一個 IEEE 1532 BSDL 檔（程式設計演算法）和一個系統內可配置 （ISC） 檔（程式設計數據）來執行系統內可程式設計性 （ISP）。
生成ISC檔的方法可以從 Quartus® Prime專業版設置文件參考手冊，關於GENERATE_CONFIG_ISC_FILE的一章獲得。
SVF 至 ISC 轉換器工具
TCL 文稿用於透過使用 SVF（序列向量格式）檔生成 ISC（系統配置中）檔。
特定於設備的工具 |
描述 |
|---|---|
| ISC 將用於通過使用 IEEE 1532 BSDL 檔對 MAX® 10 進行程式設計。使用者需要下載IEEE 1532檔以及ISC檔才能對MAX®10設備進行程式設計。 | |
| 此腳本僅針對 MAX® V 設備。要使用IEEE 1532標準對MAX® V器件進行程式設計，使用者除了IEEE 1532 BSDL檔外還需要ISC檔。此 TCL 文稿用於從 SVF（序列向量格式）檔生成 ISC（系統設定中）檔。 | |
| 為了使用IEEE1532標準對EPC設備進行程式設計，除了IEEE1532 BSDL檔之外，使用者還需要ISC檔，該檔將描述使用者的數據或設計。通常，使用者將從Quartus獲取ISC檔，但由於某些原因，目前Quartus不支援為EPC設備生成ISC檔。Quartus 4.2 將支援此功能。在此之前，用戶將能夠使用 svf2isc 腳本生成進行程式設計所需的 ISC 檔。 |
用於後配置 BST 的 BSDL 工具
對於配置后邊界掃描測試 （BST），TCL 腳本用於根據Quartus® Prime PIN 檔案中的設計和引腳分配生成配置後 BSDL 檔。這些資源特定於設備系列，包括生成腳本工具和文檔。
| 裝置系列1 | 部件號前綴 |
|---|---|
| AGF、AGI | |
| Stratix® 10 配置后 BSDL 建立者 | 1S |
| Arria® 10 配置后 BSDL 產生器 | 10安培 |
| Cyclone® 10 LP， Cyclone® 10 GX 配置后 BSDL 產生器 | 10厘升、10CX |
| MAX® 10 配置后 BSDL 建立者 | 10米 |
| MAX® V 配置后 BSDL 發生器 | 5M |
在 Quartus® II 中生成 BSDL 檔（Stratix® V、Stratix® IV、Arria® V、Arria® II、Cyclone® V、Cyclone® IV、Cyclone® III LS 和 MAX® V） |
5S， EP4S， 5A， EP2A， 5C， EP4C， EP3C， 5M |
| BSDL 定製器 （Stratix® III、Cyclone® III、Cyclone® II、MAX® II） | EP3S、EP3C、EP2C、EPM |
筆記： 1. 對於舊式裝置系列 – 請造訪各自的舊式 FPGA裝置和產品支援集合。 |
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