EMIF校準常見問題、已知問題和清單

提供了常見問題解答和清單，以解決外部記憶體介面EMIF校準問題。

本指南旨在説明您排除在Intel® FPGA設備上使用 UniPHY 設計的外部記憶體介面校準失敗的問題。這是在向工廠應用團隊尋求技術援助之前對設計進行的第一步調試。您可以使用本指南來説明您識別校準失敗的可能原因。雖然本指南並未涵蓋所有可能的情況，但它確實確定了可能導致校準失敗的大多數情況。

影響校準的基本 UniPHY IP 相關參數的常見問答集

是的。校準是主機板特定的，需要正確輸入電路板設置。執行電路板追蹤模擬以確定電路板走線延遲並正確輸入。

選擇記憶體供應商資料表上指定的設定並保持降額係數。

是的。如果 addr/cmd 偏差不正確，校準將失敗。校準將在第一個讀取階段失敗。

不正確的計時參數（如 CAS 延遲、位址和寫入資料對齊命令）可能會導致校準失敗。在 UniPHY 的寫入延遲校準階段，它將失敗。
記憶體參數將需要遵循設計的具體運行速度，而不是跟隨記憶體速度。

是的，從一個版本的 Quartus Prime 或 Quartus II 軟體移動到另一個版本時，您應該始終重新生成 IP。這是為了確保專案具有正確版本的 UniPHY 和控制器。您將擁有最新的 UniPHY，但如果未重新生成 IP，則仍具有舊控制器。

不。但您可以更改 GUI 上的相位設置，使時鐘偏斜更加平衡。

可能是。在對設計實施約束之前，請確保您完全瞭解特定過度約束對EMIF功能的影響。

在三態設定之前釋放清晰，會影響非 V 系列器件的校準失敗。要在三態設置之前檢查釋放清除：組合語言程式>設置>發佈在三態之前清除。
如果這不是處於「關閉」階段，請在 QSF 檔中添加以下賦值：
「set_global_assignment - 名稱RELEASE_CLEARS_BEFORE_TRI_STATES關閉」 設置和預設值都應為「關閉」。

是的。埠定義和分配在VHDL中很重要，因為錯誤的定義將導致Quartus Prime或Quartus II軟體無法正確連接埠。這可能會導致設計無法完成校準。

影響校準的基本電路板設計相關常見問題解答

是的。電路板佈局設計不當會導致校準失敗。設計電路板時，請遵循電路板佈局指南。

來自其他介面或操作的雜訊或抖動可能會破壞介面信號。始終在安靜狀態下進行調試，或關閉板上的所有其他操作，並運行有問題的獨立設計。

CK需要比DQS長，因為在校準期間只能調整（延遲）DQS信號。

不。Intel FPGA建議不要終止mem_reset_n。美光規格也沒有提到任何上拉或下拉。請確認主機板端接符合 JEDEC 規格。

如果您在同一主機板中使用 2 個不同的記憶體裝置（互換使用），請在記憶體裝置和 PCB 環境的 GUI 參數中使用兩個記憶體介面的最壞情況值。

不。請確保 Vtt 已正確端接和解耦。

導致校準失敗的已知問題

可能是。請確保您擁有具有fPLL修復的最新矽片版本。否則，請檢查PLL相位和鎖定信號。如果停滯不前，則與PLL全域問題有關。

可能是。此問題可能導致校準過程的任何階段失敗。此問題已在 Quartus II 版本 13.1 和 14.0 中通過 修補程式修復。

先前軟體版本中已修復的已知問題

此問題以前未導致任何校準失敗。若要確認，您必須在 Signal Tap 中路由出dll_delayctrlout信號，並在從讀取 FIFO 讀取資料損壞時觀察轉換。此問題已在 Quartus® II 版本 13.0SP1 DP5 中修復。

HMC-IOREG 讀取失敗問題不會導致校準失敗。此問題已在 Quartus® II 版本 13.0SP1 DP5（Arria® V 和 Cyclone® FPGA）和 13.1（Arria V SoC 和 Cyclone® V SoC）及更高版本中得到解決。

DM引腳的舊校準順序不是最佳的，這可能會導致校準失敗。檢查校準報告中DM引腳的資料有效視窗。如果資料有效視窗為零，則與此問題有關。更新至 Quartus Prime 或 Quartus II 軟體 v13.0 或更高版本以解決此問題。

可能是。使用 Quartus II 版本 13.1.1 和 13.1.2 的客戶將在階段 1 子階段 1 遇到 SDRAM 校準失敗。此問題已在 Quartus II 版本 13.1.3 中修復。

可能是。當客戶使用 Quartus II 版本 13.0 或 13.0SP1 時，此問題可能會導致校準過程失敗。此問題已在 Quartus Prime 或 Quartus II 軟體版本 13.1 及更高版本中修復。

我該如何聯繫支援人員？

以下是獲得支援的兩種方法：

如何註冊Intel® FPGA計畫的Intel® 高級支援 （IPS） 的說明

  • 附有存檔專案的基本設計/專案資訊。
  • 列出失敗條件。
  • 準備一個具有所需信號的SignalTap*2。
  • 為未通過校準的設計觸發校準失敗信號。
  • 為讀/寫測試未通過的設計觸發狀態失敗信號。
  • 使用調試工具組檢查邊距/視窗。在調試工具組上生成調試報告。
  • 列出對服務請求中的預設 UniPHY 約束所做的任何更改。
  • 嘗試使用 Exmpale 設計重現Intel FPGA問題。

校準失敗疑難排解清單

數量

問題

是/否

1.

該設計能否在 Quartus Prime 或 Quartus II 軟體中關閉時間？DDR 時序乾淨。

2.

電路板佈局遵循EMI手冊上的電路板佈局指南。

3.

設計中的針腳位置遵循針腳準則。

4.

裝置和介面可以支援規格估算器中所述的配置。

5.

Quartus Prime 或 Quartus II 軟體中的記憶體參數能準確地代表操作配置和條件。

6.

OCT 和 ODT 設置正確。

7.

對於單列 DDR3，請將 GUI 設置設置為「動態 ODT 關閉」

8.

您正在使用的介面的正確記憶體計時參數是輸入到 Quartus Prime 或 Quartus II 軟體中。

9.

您是否將準確的電路板偏斜輸入到 Quartus Prime 或 Quartus II 軟體精靈中？

10.

先前版本的 Quartus Prime 或 Quartus II 軟體是否存在此問題？

11.

升級 Quartus Prime 或 Quartus II 軟體版本時重新生成 IP。

12.

如果 RLDRAM II 或 QDR II 介面的時序控制器失敗Nios® II您是否嘗試過使用 RTL 時序控制器？

13.

您是否檢查過電壓供應以確保所有電壓電平都正確？電壓清單有：

  • VCCIO
  • VCCINT
  • VCCD_PLL
  • Vcc
  • Vtt
  • VREF

14.

Addr/Cmd 信號端接是否正確完成？

15.

Addr/Cmd 信號中心是否與記憶體端的記憶體時鐘對齊？

16.

你們有浮動DM引腳嗎？

17.

主機板上是否遵循 OCT 引腳連接和 OCT 規則？

18.

Rup 和 Rdn 或 Rzq 針腳是否正確連接在主機板的 FPGA 和介面端？

19.

您是否修改了任何 UniPHY 預設約束？

20.

問題是否存在在此 PCB 或多個 PCB 上？

21.

在不同的工作溫度下，設計是否通過？

22.

每個DQ組中信號之間的偏差是否為50ps或更小？

23.

檢查 Quartus Prime 或 Quartus II 報告上是否有警告訊息。

24.

以較低的工作頻率運行時設計是否通過？

25.

使用記憶體速度更快的記憶體部分時，設計是否通過？

26.

運行有問題的獨立介面並關閉所有其他介面的電源。能通過嗎？

27.

使用相同的器件和記憶體設置生成示例設計，並應用相同的引腳分配。能通過嗎？

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