有限衝動回應 (FIR) 篩選器是數位訊號處理 (DSP) 系統中常用的演算法。在此範例中,FIR 篩選器已整合到包含 Avalon®記憶體對映 (Avalon-MM) 讀取和寫入主機的單一 SOPC 建置器元件中。讀取主機負責向篩選器提供輸入資料,而寫入主機則負責將篩選回應寫回記憶體。由於篩選器已Avalon代管功能,您不需要使用單獨的直接記憶體存取 (DMA) 引擎來完成篩選作業。
當篩選器在軟體中實作時,需要許多頻率週期才能完成單一輸出的計算。使用FPGA,這些操作皆可同時進行,每個頻率週期最多可計算一個輸出。您可以在硬體中執行計算複雜演算法,以:
- 提升整體系統效能
- 卸載Nios® II嵌入式處理器,以便執行其他工作
- 降低整體設計頻率以降低耗電量
若要編譯軟體,您必須安裝Nios II嵌入式設計套件 (EDS)。您可以免費下載。
雖然此設計可執行篩選作業,但您也可以重複使用加速器來進行您自己的資料轉換。只要移除包含 FIR 篩選器的轉換區塊,並以您自己的自訂邏輯替換。您也可以重複使用 DMA 控制軟體。如需更換 FIR 篩選器的詳細資訊,請參閱隨附範例設計的 transform.v 檔案。
硬體設計規格
- Nios開發主機板、Cyclone® II 版或Stratix® II FPGA版
- Nios II核心:啟用Nios II/f 除錯功能,4 KB I-快取記憶體,2 KB D-快取記憶體
- SSRAM:2 MB
- DDR SDRAM:32 MB
- 時間戳記計時器:10 我們解析度
- JTAG UART
- 相鎖迴圈 (PLL)
- 系統 ID
- 具有 Avalon-MM 主機的自訂 FIR 硬體加速器
- 也支援嵌入式系統開發工具組、Cyclone® III 版 (3C120) 和 Nios II 嵌入式評估套件,Cyclone III 版 (3C25)
硬體加速結果
在此範例(圖 1)中,硬體加速器的運作速度是為Nios II處理器編譯的同等 FIR 演算法的 500 倍以上。
使用此設計範例
使用 內建 DMA 設計範例下載加速 FIR (.zip 檔案)
使用 內建 DMA 設計範例 README (.txt 檔) 下載加速 FIR
此設計之使用受 Intel®設計範例授權協定的條款與細則約束,並受此約束。
.zip檔案包含重制範例所需的所有硬體和軟體檔案,以及readme.txt檔案。readme.txt檔案包含重新建模設計的說明。