Nios II高效能範例說明了如何在設計中使用橋樑來控制系統的拓撲。透過控制系統的拓撲,您也可以提高設計MAX。
這個設計範例是根據Nios II嵌入式設計套件 (EDS) 中提供的功能齊全的設計,經過強化,可在不犧牲功能的情況下以更高的頻率速度執行。已將浮點數學硬體加入設計中,以加速單一精准的浮點數學運算作業。
下載 高效能全功能 ZIP (699 KB)
此設計之使用受 Intel®設計範例授權協定的條款與細則約束,並受此約束。
設計規格
- Nios II/f 核心(含浮點數學硬體)
- JTAG 除錯模組(第 1 級)
- 晶片上緊密結合資料記憶體 (8 Kbyte)
- 晶片上緊密結合指令記憶體 (4 Kbyte)
- DDR SDRAM 控制器 (32 Mbyte)
- SSRAM 控制器 (2 Mbyte)
- CFI 快閃記憶體介面 (16 Mbyte)
- DMA 控制器
- EPCS 控制器(含開機載入器)
- JTAG UART
- UART (RS-232)
- 兩個時序
- 乙太網路介面
- LED 平行 I/O (PIO)
- 七區顯示器 PIO
- 按鈕 PIO
- LCD 顯示介面
- 效能計數器
- 系統 ID 周邊裝置
筆記:
- TCIM = 緊密結合指令主機
- TCDM = 緊密結合資料主機
- RM = 讀取主機
- WM = 寫入主機
性能
Nios II開發工具組Stratix® II RoHS 版
- 150-MHz 頻率頻率
- 167 MIPS* (*Dhrystones 2.1 效能標竿) 含 .text、.raidata、SSRAM 和堆中的 .rwdata, 堆疊在緊密相連的資料記憶體中
- 100-MHz 頻率頻率
- 107 MIPS* (*Dhrystones 2.1 效能標竿) 含 .text、.raidata、SSRAM 和堆中的 .rwdata, 堆疊在緊密相連的資料記憶體中