設計摘要
此設計展示了如何從三重速度乙太網路 (TSE) MegaCore 功能實例中即時化 ALTGX 或 ALTLVDS。
此設計可立即設定 TSE MegaCore,而不會選擇 GXB 或 LVDS I/O。ALTGX 或 ALTLVDS 會單獨進行即時處理,並透過十位介面 (TBI) 設定為與 TSE 實體編碼子層 (PCS) 的介面,如 圖 1 所示。
下載此範例中使用的檔案:
此設計之使用受 Intel® 設計範例授權合約的條款與細則約束,並受其約束。
下載中的檔案包括:
- s4gx_tse_lvds.qar – 使用 ALTLVDS 的 TSE 設計檔案
- s4gx_tse_gxb.qar - 使用 ALTGX 的 TSE 設計檔案
使用下列設定設定設定 ALTGX:
- 在一般標籤下,將通訊協定設定為基本
- 在一般標籤下,將通道寬度設定為 10
- 在一般標籤下,將資料速率設定為 1.25 Gbps,並將輸入頻率頻率設定為 125 MHz
注意:針對 Stratix® IV GX 和 Arria® II GX 裝置的即時ALTGX_RECONFIG模組。
對於 TSE 至 ALTGX 介面,請連接下列訊號:
- tbi_rx_clk (TSE) 至 rx_clkout (ALTGX)
- tbi_rx_d[9.0] (TSE) 至 rx_dataout[9.0] (ALTGX)
- tbi_tx_clk (TSE) 至 tx_clkout (ALTGX)
- tbi_tx_d[9.0] (TSE) 至 tx_datain[9.0] (ALTGX)
使用下列設定設定設定 ALTLVDS RX:
- 在一般標籤下,啟用動態相向對齊 (DPA) 模式
- 在一般標籤下,將除菌因素設定為 10
- 在頻率/PLL 設定標籤下,將資料速率設定為 1.25 Gbps,並將輸入頻率頻率設定為 125 MHz
- 在 DPA 設定 1 標籤下,檢查「rx_divfwdclk」輸出埠並繞過 DPA FIFO 選項
對於 TSE 至 ALTLVDS 介面,請連接下列訊號:
- tbi_rx_clk (TSE) 至 rx_divfwdclk (ALTLVDS)
- tbi_rx_d[0.9] (TSE) 至 rx_out[9.0] (ALTLVDS)
- tbi_tx_clk (TSE) 至 125MHz 系統頻率
- tbi_tx_d[0.9] (TSE) 至 tx_in[9.0] (ALTLVDS)
注意:TSE TBI 資料匯流排至 LVDS 資料匯流排的連線順序相反。
注意:如需 ALTGX 和 ALTLVDS 重設序列,請參閱 裝置手冊。