序列設計範例|英特爾

建議：

裝置：MAX II

Quartus®：7.2-10.00

介面通訊協定可在系統設計中實現晶片對晶片、主機板對主機板或盒裝連線能力。通訊協定智慧財產權（IP）解決方案來自Intel FPGA和我們的合作夥伴，可滿足各式各樣應用程式的需求，並利用整合式收發器在我們的FPGA和 ASIC 裝置中。介面通訊協定解決方案是作為可許可的 IP 核心與參考設計，以及無成本的超級功能與設計範例提供。

請造訪我們的收發器通訊協定區段，進一步瞭解整合式收發器及其支援介面通訊協定解決方案。

針對Intel MAX 10 FPGA裝置系列及其開發工具組的設計，可在新設計商店中取得。

設計範例	裝置目標	開發工具組支援	符合 Qsys 的	Quartus II 版本
使用 I2C 匯流排界面在 MAX II CPLD 中的 GPIO 針腳擴充：494 （PDF）	MAX II	-	-	-
使用 MAX II CPLD 的 I2C 電池儀錶介面：493 （PDF）	MAX II	-	-	-
執行 SMBus 控制器MAX II CPLD：502 （PDF）	MAX II	-	-	10
使用 MAX II CPLD 的多工處理 SDIO 裝置：509 （PDF）	MAX II	-	-	-
Nios II：Avalon主機的 SPI 代理程式	Cyclone III	Intel FPGA嵌入式系統開發工具組，Cyclone III 版	-	9.1
RapidIO：系統維護代理橋接器的維護主機	-	-	-	都
MAX II CPLD 中的串列周邊介面（SPI）主機：485 （PDF）	MAX II	-	-	7.2
適用于 MAX II CPLD 中 GPIO 針腳擴充的 SMBus：484 （PDF）	MAX II	MDN-B2	-	-
使用 MAX II CPLD 的 SPI 至 I2C：486 （PDF）	MAX II	-	-	-
使用 MAX II CPLD 的 SPI 至 I2S：487 （PDF）	MAX II	-	-	10
在 MAX II CPLD 中使用內部振盪器：496 （PDF）	MAX II	MDN-B2	-	7.2

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