FPGA對 HPS 橋接設計範例可執行暴露于FPGA網狀硬核處理器系統 (HPS) 的記憶體對應介面。此設計透過使用 HPS 的各種埠寫入和讀取 HPS 記憶體來執行記憶體測試,並測量資料移動的效能。
此設計適用于下列開發工具組:
設計使用下列工具進行編譯:
- Intel® Quartus® Prime 軟體 v16.0
- Intel® SoC FPGA嵌入式設計套件 (EDS) v16.0
設計使用一對模組化 SGDMAs 和一個偽多蘭度二進位序列 (PRBS) 模式檢查器和產生器,在FPGA網狀架構與 HPS SDRAM 控制器之間移動資料,並測試資料的完整性。此設計會執行FPGA對 HPS 橋接器,以執行可快取記憶體和不可快取的 SDRAM 存取權限。此設計亦可執行FPGA對 SDRAM 介面,讓FPGA可直接存取 HPS SDRAM,而不會透過 HPS L3 互連或記憶體保護單元 (MPU) 加速器一致性埠傳遞資料。
硬體設計規格
- Arria® 10 HPS
- 1GB DDR4-SDRAM
- 直接記憶體存取 (DMA) 子系統
- mSGDMA
- 本設計提供的 PRBS 模式檢查器 (自訂智慧財產 (IP)
- PRBS 模式產生器 (此設計提供的自訂 IP)
使用此設計範例
下載 Arria® 10 FPGA對 HPS Bridges 設計範例 (.zip 檔案)
下載 Arria 10 FPGA對 HPS Bridges 設計範例 readme (.txt 檔案)
下載 Cyclone V FPGA對 HPS Bridges 設計範例 (.zip 檔案)
下載 Cyclone V FPGA對 HPS Bridges 設計範例 readme (.txt 檔案)
此設計的使用受硬體參考設計授權合約的條款與細則管轄,並受其約束。
.zip檔案包含重制範例所需的所有硬體和軟體檔案,以及readme.txt檔案。readme.txt檔案包含重新建模設計的說明。