VHDL：雙向匯流排

此範例採用 8 位匯流排，可提供雙向針腳的饋饋。

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• 如何使用 VHDL 範例

比迪爾.vhd （三州匯流排實作）

程式庫 ieee;
使用ieee.std_logic_1164.ALL;

實體競拍器 IS
    埠（
        競拍者   ：INOUT STD_LOGIC_VECTOR（7 下圖 0）：
        oe，clk：IN STD_LOGIC;
             inp：IN STD_LOGIC_VECTOR （7 DOWNTO 0）;
        輸出    ：輸出STD_LOGIC_VECTOR （7 DOWNTO 0））;
ENDbidir;

architecture maxpld ofbidir IS
SIGNAL  a：STD_LOGIC_VECTOR （7 DOWNTO 0）;  -- 儲存的 DFF 
                                             -- 輸入值。
訊號  b：STD_LOGIC_VECTOR （7 DOWNTO 0）;  -- 儲存 BEGIN 的 DFF                                        --回饋價值。
    處理 （clk）
    開始
    IF clk = '1'和 clk'EVENT 然後  ──建立一
        個<= inp 的翻轉蓋;                    
        輸出 <= b;                  
        結束 IF;
    終端程式;                    三狀態
        的處理 （o，bidir） ご 行為代表開始。如果 （oe = '0'） 然後
            競拍者 <= 「ZZZZZZ」b
            <= 競拍者;
        其他
            競標<= a; 
            b <= 競拍;
        結束 IF;
    終端程式;
END maxpld;