VHDL：計數器

VHDL：行為計數器

此範例實作的行為計數器，具有負載、清除和上下功能。它尚未針對特定的裝置架構進行優化，因此效能可能會有所不同。Intel® FPGA建議使用lpm_counter功能來執行計數器（請參閱 VHDL：下方計數器）。此範例會顯示不需要 LPM 的計數器實作。

如需在專案中使用此範例的詳細資訊，請前往：

• 如何使用 VHDL 範例

計數器.vhd

實體計數器是
    埠       （d：INTEGER    範圍 0 至 255;
             clk：IN    BIT;
        清楚   ：IN    BIT;
        載入    ：IN    BIT;
        up_down：IN    BIT;
              qd：出   INTEGER 範圍 0 至 255）;
終端計數器;

架構一個計數器是
開始
    - 上下計數
    器程式 （clk）
         可變    cnt：INTEGER 範圍       0 至 255;
         變數    方向：INTEGER;
    開始
        如果 （up_down = '1'） 然後  --產生上下計數
            器方向 ：= 1;
            其他
                方向：= -1;
        結束 IF;
            如果 （clk'EVENT And clk = '1'） 然後
                如果 （載入 = '1'） 然後         --產生可載入 
                    的 cnt ：= d;                --計數器。以其他方式：                     排出線來提升效能。
                    cnt ：= cnt + 方向; 
                 結束 IF;
                --以下行將產生同步 
                -在計數器上清除
                  IF （清除 = '0'） 然後     
                     cnt ：= 0;
                  結束 IF;
             結束 IF;
    qd <= cnt;   --產生
    輸出終端程式;
結束 a;