這個範例說明 Verilog HDL 中具有同樣間隔水龍頭的 8 位寬 64 位輪班收銀機。合成工具會偵測輪班暫存器群組，並根據目標裝置架構推斷 altshift_taps 兆功能。
Verilog HDL：8x64 Shift Register with Taps
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