Verilog HDL：擴充程式/子承包商

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此範例說明 Verilog HDL 中的兩個輸入、8 位載入器/子承包商設計。設計單元會透過 add_sub 輸入埠動態切換新增和減除作業。

圖 1。新增工具/子包商頂層圖表。

下載此範例中使用的檔案：

表 1。新增工具/子承包商埠清單

埠名稱 類型 說明
dataa[7：0]，datab[7：0] 輸入 8 位資料輸入
add_sub 輸入 輸入埠可在新增和減除作業之間啟用動態切換
時鐘 輸入 頻率輸入
結果[8：0] 輸出 8 位資料輸出與隨身攜帶/擷取最重要的位 （MSB）
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