此範例說明如何使用 Verilog HDL 建立等級設計。此設計與 VHDL、AHDL 和示意圖階層範例相同。檔案top_ver.v是最高層級,這兩個低階檔案稱為bottom1.v和bottom2.v。
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- 如何使用 Verilog HDL 範例
- MAX+PLUS® II 說明
vprim.v
top_ver.v 模組top_ver(q、p、r、out); 輸入 q, p, r; 輸出 輸出; 再 註冊,intsig; bottom1 u1(.a(q),.b(p),.c(intsig)); bottom2 u2(.l(intsig),.m(r),.n(輸出)); endmodule
bottom1.v
模組底部 1(a、b、c); 輸入 a,b; 輸出 c; reg c; 永遠 開始 c<=a & b; endmodule
bottom2.v
模組底部 2(l,m,n); 輸入 l,m; 輸出 n; reg n; 永遠 從 n<=l | m; end endmodule 開始