Verilog HDL 高速差分 I/O 功能

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作者

Quartus® II 軟體高速差分 I/O 設計範例包括三個超級功能:

  • LVDS 接收器 (altlvds_rx)
  • 乘數 (lpm_mult)
  • LVDS 發射器 (altlvds_tx)。

LVDS 接收器、倍增器和 LVDS 發射器模組是使用 Quartus® II 軟體 MegaWizerd®外掛程式建立的。它們會連接,如 圖 1 所示,這說明了以下功能的效能:

  • 使用altlvds_rx將每秒 840 兆比特 (Mbps) 序列資料轉換為 8 位平行資料
  • 使用lpm_mult將兩個 8 位平行資料加以乘法
  • 使用altlvds_tx將倍增資料中的平行資料轉換為序列資料

圖 1。Diff_io_top頂級區塊圖

倍增器將在Intel® Stratix®裝置內的專用數位訊號處理 (DSP) 區塊中實做。此範例背後的動機是顯示資料轉換。測試台是在 Verilog 中建立,並使用 ModelSim*-Intel® FPGA工具進行模擬。

下載此範例中使用的檔案:

此設計之使用受 Intel® 設計範例授權協定的條款與細則約束,且受約束。

模擬設計

  1. 援引 ModelSim* 5.6c 工具。
  2. 將目錄變更為模擬檔案所在的位置。
  3. 使用命令gate_sim.do 取得腳本:VSIM >做gate_sim.do

180 ns 之後會出現乘法的結果。

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