此範例說明在 Verilog HDL 中的管道收款器中，16 位已簽名的乘加器設計。合成工具能夠偵測 HDL 代碼中的乘加器設計，並自動推斷altmult_add兆功能，以提供最佳結果。
此設計之使用受 Intel® 設計範例授權協定的條款與細則約束，且受約束。
Verilog HDL：簽名倍增器載入器
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