此範例說明 64 位 x 8 位同步的真雙埠 RAM 設計，以及 Verilog HDL 中相同頻率週期中獨立讀取或寫入作業的任何組合。設計單元會透過各自埠的寫入啟用輸入，在讀取和寫入作業之間動態切換。合成工具能夠偵測 HDL 代碼中的 RAM 設計，並根據目標裝置架構自動推斷 altsyncram 或 altdpram 功能。
具有單一頻率的 Verilog HDL True 雙埠 RAM
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