Verilog HDL：未指派的倍增器

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作者

此範例說明 Verilog HDL 中的 8 位未指派乘數設計。合成工具會偵測 HDL 代碼中的乘數，並推斷lpm_mult功能。

圖 1。未指派的乘數頂層圖表。

表 1。未指派的倍增波埠清單

埠名稱

類型

描述

a[7：0]，b[7：0]

輸入

8 位資料輸入成乘數單位

輸出[15：0]

輸出

16 位倍增輸出
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