Verilog HDL：未指派的倍增加速器

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作者

此範例說明在 Verilog HDL 中具有具有註冊 I/O 埠和同步負載的 8 位未指派乘數加速器設計。合成工具能夠偵測 HDL 代碼中的乘數加速器設計，並自動推斷altmult_accum兆功能，以提供最佳結果。

圖 1。未指派的倍增加速器頂層圖表。

下載此範例中使用的檔案：

此設計之使用受 Intel® 設計範例授權協定的條款與細則約束，且受約束。

表 1。未指派的倍增器加速器埠清單

埠名稱 類型 說明

dataa[7：0]，

datab[7：0]

 輸入 8 位資料輸入
時鐘 輸入 頻率輸入
aclr 輸入 非同步清晰輸入
clken 輸入 時鐘啟用輸入
sload 輸入 同步載入輸入
adder_out[15：0] 輸出 16 位資料輸出
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