VHDL：簽名倍增器

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作者

此範例說明 VHDL 中的 8 位簽名乘數設計。合成工具會偵測 HDL 代碼中的乘數設計，並推斷lpm_mult兆功能。

圖 1。簽名倍增器頂層圖表。

下載此範例中使用的檔案：

此設計之使用受 Intel® 設計範例授權合約的條款與細則約束，並受其約束。

表 1。已簽名倍增埠清單

埠名稱 類型 說明
a[7：0]，b[7：0] 輸入 8 位資料輸入成乘數單位
結果[15：0] 輸出 乘數單位的 16 位資料輸出
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