此範例說明具有已註冊 I/O 埠的 8 位簽名乘數加速器設計，以及 VHDL 中的同步負載輸入。合成工具能夠偵測 HDL 代碼中的乘數加速器設計，並自動推斷 altmult_accum 兆功能，或將邏輯對應至目標裝置架構中的 DSP 模組。
VHDL：簽名倍增加速器
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