set_input_delay -clock clk -min 2 [all_inputs]Synopsys® 設計約束 （SDC） 格式提供了一種簡單易行的方法，可將最簡單的設計約束為最複雜的設計。以下範例提供了最簡單的 SDC 檔案內容，用於約束設計的所有時鐘（埠和引腳）、輸入 I/O 路徑和輸出 I/O 路徑。您可以使用下面的 SDC 檔案作為任何設計的範本。但是，每個設計都應包含一個自定義的 SDC 檔，該文件單獨約束所有時鐘、輸入埠和輸出埠。
# 限制時鐘埠 clk 與 10-ns 要求 create_clock -週期 10 [get_ports clk] # 在鎖相環 （PLL） 的輸出上自動應用生成時鐘 # 即使設計中不存在 PLL，也可以將此命令安全地保留在 SDC 中derive_pll_clocks # 將輸入 I/O 路徑約束set_input_delay -時鐘 clk -max 3 [all_inputs] set_input_delay -時鐘 clk -min 2 [all_inputs] # 將輸出 I/O 路徑約束set_output_delay -時鐘 clk -max3 [all_inputs]