使用 Synopsys® Design Constraint （SDC） 指令 set_multicycle_path，您可以指定可允許的頻率週期數量，包括目的地或來源頻率，以便資料在來源和目的地註冊器之間傳播。在圖 1 中所示的情境中，這很有用。
圖 1 顯示一個簡單的電路，目的地收銀機 reg2 需要多週期 2。註冊 reg2 應每秒頻率週期擷鎖這些資料。
下面的 SDC 命令限制上述電路中的頻率。
#Constrain the base clock
create_clock -period 10.000 [get_ports clk_in]
#Constrain the PLL output clock
create_generated_clock -source inst|inclk[0] -multiply_by 2 \
-name inst|clk[1] inst|clk[1]
#Constrain the input and output ports
set_input_delay -clock clk_in 1.2 [get_ports data_in]
set_input_delay -clock clk_in 1.5 [get_ports async_rst]
set_output_delay -clock clk_in 2 [get_ports data_out]
#Apply a multicycle of 2 to registers reg1 and reg2
#By default the multicycle is relative to the destination clock waveform
set_multicycle_path -setup -end -from [get_pins reg1|clk] -to [get_pins reg2|*] 2