時序分析器支援收集應用程式介面 （API），可輕鬆存取設計中的埠、針腳、單元或節點。您可以使用計時分析器中指定的任何有效限制或工具指令語言 （Tcl） 指令的收集 API。
表 1 說明計時分析器支援的收集命令。
如需更多有關收集的資訊，請參閱計時分析器章節或SDC 與計時分析器 API 參考手冊 （PDF）。
表 1。收集命令
命令 |
描述 |
|---|---|
all_clocks |
退回設計中所有頻率的集合。 |
all_inputs |
退回設計中的輸入埠集合。 |
all_outputs |
退回設計中所有收銀機的集合。 |
get_cells |
退回設計中的一系列單元。收集中的所有單元名稱均符合特定模式。通配卡可以同時選擇多個單元。 |
get_clocks |
退回設計中的計時集。當作為對另一個指令（例如從或到 set_multicycle_path）的論據時，時鐘中的每個節點代表所有節點，由收集中的頻率計時。預設值使用特定節點 （即使是頻率） 作為指令的目標。 |
get_keepers |
在設計中退回一系列的保管節點（非組合節點）。 |
get_nets |
退回設計中的網路集合。收集品中的所有網名均符合指定的模式。您可以使用萬用字元同時選擇多個網。 |
get_nodes |
退回設計中的一系列節點。 |
get_pins |
退回設計中的針腳集合。收集品中的所有針腳名稱均符合指定的模式。您可以使用萬用字元同時選擇多個針腳。 |
get_ports |
退回設計中的一系列埠（設計輸入與輸出）。 |
get_registers |
退回設計中一系列的收銀機。 |
下列範例顯示 create_clock 與 create_generated_clock 指令與收集指令的各種用途。
# 建立一個簡單的 10 ns，頻率為 60% 工作週期
create_clock-期間 10 -waveform {0 6] -name clk [get_ports clk]
# 以下多週期適用于以 clk set_multicycle_path計時在收銀機中結束的所有路徑
-至 [get_clocks clk] 2