英特爾® Quartus® Prime 設計軟體 - 支援中心

歡迎來到英特爾® Quartus® Prime 設計軟體支援中心。

英特爾® Quartus® Prime 設計軟體套件包含將英特爾® FPGA 從概念變為生產所需的所有軟體設計工具。本網頁上的主題將指導您瞭解英特爾® Quartus® Prime 軟體的所有功能。選擇您感興趣的領域，並在英特爾® Quartus® Prime 設計流程中導航到所需的特定資源。

開始

概述

英特爾® Quartus® Prime 軟體包含定義、模擬、實施和調試 FPGA 設計所需的所有軟體工具。要開始使用，請按下下面的按鈕以下載和許可該軟體，並獲得一些快速入門指導。然後，查看為英特爾® Quartus® Prime 軟體提供的一些培訓材料 - 從簡短的在線教程到全天的講師指導課程。

標準版和專業版有什麼區別？

1. 下載英特爾® Quartus® Prime 軟體

2. 獲取運行英特爾® Quartus® Prime 軟體的許可證

3. 查看快速入門指南

在「入門」部分中，我們列出了可説明您入門的基本資源，包括快速入門指南、指向基本文檔的連結以及指向可用的在線和講師指導的培訓課程的連結。

開始

使用者指南

英特爾® Quartus® Prime 軟體使用者指南

英特爾® Quartus® Prime Pro 版使用者指南：

英特爾® Quartus® Prime 標準版使用者指南：

專業版和標準版有什麼區別？

英特爾® Quartus® Prime 軟體培訓

英特爾提供多種類型的在線和面對面培訓，説明您快速瞭解英特爾® Quartus® Prime 設計流程。以下是一些建議的培訓課程，可説明您入門。

英特爾® Quartus® Prime 軟體培訓

課程名稱 類型 持續時間 課程編號
使用Quartus®Prime軟體：簡介 在線 81 分鐘 ODSW1100
The Quartus® Prime Software： Foundation （Standard Edition） 在線 8 小時 ODSW1110
The Quartus® Prime Software： Foundation （Pro Edition） 在線 8 小時 ODSW1110PRO
英特爾® Quartus® Prime 軟體：面向高端設計的 Pro 版功能 講師指導/虛擬課程 8 小時 斷續器
英特爾®Quartus®Prime Software： Foundation 講師指導/虛擬課程 8 小時 IDSW110
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還有更多的培訓課程可供選擇。有關完整目錄，請參閱 英特爾® FPGA 培訓 頁面。

1. I/O 規劃

I/O 規劃概述

I/O規劃在FPGA設計的早期階段就已經完成，以確保在目標器件中成功放置，同時滿足專用引腳和時序限制。英特爾® Quartus® Prime Pro 版軟體提供了兩種工具來管理滿足 I/O 放置諸多限制的複雜過程。

工具 I/O 規劃工作 如何存取
介面規劃器 規劃介面和設備外圍設備 介面規劃器>工具
插針規劃器 編輯、驗證或匯出引腳分配 分配>引腳規劃器
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Interface Planner 管理整合多個模組的複雜性，這些模組具有引腳分配的硬性要求（例如，PCI Express*、DDR 和鎖相環 （PLL） 智慧財產權 （IP） 內核）。Interface Planner 與英特爾® Quartus® Prime Fitter 動態交互，以在您規劃時驗證放置合法性。您可以使用互動式報告評估不同的平面圖，以準確規劃最佳實施方案。

Pin Planner 是一種低級引腳分配工具。使用它來手動放置 I/O 引腳，並指定壓擺率和驅動強度。

I/O 規劃 - 文檔和培訓

I/O 規劃 - 軟體工具文件

I/O 規劃 - 設備文件

I/O 規劃 - 培訓課程

課程 類型 持續時間 課程編號
使用 BluePrint 實現快速簡便的 I/O 系統設計 免費，在線 40 分鐘 奧布瑞介紹
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I/O 規劃 - 其他資源

I/O 規劃涉及許多注意事項，尤其是在涉及高速 I/O 或特定協定時。有關 I/O 管理和電路板開發支援的更多資訊，請訪問I/O 管理、電路板開發支援和信號完整性分析資源中心網頁。

2. 設計條目

設計條目 - 概述

您可以使用幾種設計輸入方法來表達您的設計：

  • 使用硬體描述語言 （HDL）
  • Verilog
  • SystemVerilog
  • VHDL
  • 平台設計器，一種以結構化方式連接複雜模組的圖形輸入工具
  • 其他高級入門方法
  • 使用C++表達複雜模組的高級合成（HLS）
  • OpenCL™ 使用C++跨異構平臺實現計算演算法

智慧財產權

除了直接設計入口外，英特爾® FPGA 還支援專為英特爾® FPGA 而設計的大量智慧財產權 （IP）。

學習硬體描述語言 （HDL）

英特爾提供多個 HDL 培訓課程，從免費的在線概覽到全天講師指導的課程。

課程 類型 持續時間 課程編號
Verilog HDL 簡介 8 小時 講師指導 IHDL120
VHDL 簡介 8 小時 講師指導 IHDL110
驗證 HDL 基礎知識 50 分鐘 在線，免費 OHDL1120
VHDL 基礎知識 92 分鐘 在線，免費 OHDL1110
高級 Verilog HDL 設計技術 8 小時 講師指導 IHDL230系列
高級 VHDL 設計技術 8 小時 講師指導 漢莎240系列
SystemVerilog with the Quartus® II Software 38 分鐘 在線，免費 OHDL1125
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使用 HDL 範本

英特爾® Quartus® Prime 軟體為常用邏輯元素（如寄存器、所選信號分配、併發信號分配和子程式調用）提供了多個範本。範本在Verilog，SystemVerilog和VHDL中可用。

如果您不確定編寫特定函數以確保正確實現該函數的最佳方法，則應參考這些範本。範本系統在《設計建議使用者指南》的 「從提供的範本插入 HDL 代碼 」部分有詳細介紹。

推薦的 HDL 編碼風格

HDL編碼風格對邏輯設計的結果質量有顯著影響。綜合工具將優化設計，但要獲得精確的結果，您需要以一種風格編碼，這種風格很容易被綜合工具識別為特定的邏輯結構。

此外，還有良好的設計實踐，對於一般的數位邏輯設計，特別是基於LAB的設備，應遵循這些實踐。管理邏輯複位方法、流水線延遲和適當的同步信號生成是良好數位設計實踐的一些範例。下面列出了一些學習良好HDL編碼實踐的資源。

良好 HDL 編碼風格指南的資源

資源 描述
良好的高速設計規範 （ODSWTC01） 免費在線培訓
推薦的 HDL 編碼樣式 英特爾® Quartus® Prime Pro 版使用者指南中的一節
推薦的設計實踐 英特爾® Quartus® Prime Pro 版使用者指南中的一節
包含設計範例的高級合成說明書（說明書.zip） 包含設計範例的 PDF 檔
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智慧財產權

英特爾® FPGA 支援專為英特爾 ® FPGA 而設計的大量智慧財產權 （IP）。每個IP都包括一個模擬模型，用於在器件實現之前進行設計驗證。有關英特爾® Quartus® Prime 軟體中可用 IP 內核和 IP 生態系統的更多資訊，請參閱以下連結。

知識產權資源

資源 描述
英特爾® FPGA IP 產品群組 英特爾® FPGA IP 產品組合概述
英特爾® FPGA IP 內核簡介 IP 目錄和參數編輯器如何管理英特爾® Quartus® Prime 軟體中的 IP 內核
英特爾® FPGA IP 查找器 英特爾® FPGA IP 內核的完整清單
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平台設計器

觀看平台設計器簡介網路廣播

平台設計器是一個圖形化的系統集成工具，可讓您快速集成包含複雜元件的系統。

使用標準化互連框架（Avalon® 或 AMBA* AXI*），您可以整合來自第三方、您自己組織的 IP 或尚未定義的黑盒模組的智慧財產權。 所有英特爾® FPGA IP 內核都符合平台設計器介面規範。

平台設計器生成 HDL 以實例化到 FPGA 設計的其餘部分。

平台設計器文件

資源 描述
使用平台設計器創建系統 使用平台設計器的基礎知識
創建平台設計器元件 如何集成在平台設計器中使用的智慧財產權 （IP） 元件
平台設計器互連 有關 Avalon® 和 AMBA* AXI* 互連標準中可用的記憶體映射和流介面的詳細資訊
優化平台設計器系統性能 在平台設計器系統中優化管道和處理總線仲裁
元件介面 Tcl 參考 用於將IP整合到平台設計器系統中的應用程式程式設計介面 （API） 參考
平台設計器系統設計元件 平台設計器中可用的互連元件的說明
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平台設計師（以前稱為 Qsys）培訓課程

編號
課程， 持續時間型態課程編號
使用 Qsys 建立系統設計 37 分鐘 免費，在線 OQSYSCREATE
Qsys簡介 26 分鐘 免費，在線 OQSYS1000
平台設計器系統集成工具簡介 8 小時 講師指導 IQSYS101
使用 Qsys Pro 進行系統設計 42 分鐘 免費，在線 OQSYSPRO
使用 Qsys 的高級系統設計：元件和系統模擬 28 分鐘 免費，在線 OAQSYSSIM
使用 Qsys 的高級系統設計：Qsys 系統優化 32 分鐘 免費，在線 OAQSYSOPT
使用 Qsys 的高級系統設計：使用系統控制台進行系統驗證 25 分鐘 免費，在線 OAQSYSSYSCON
使用 Qsys 的高級系統設計：在 Qsys 設計中使用層次結構 22 分鐘 免費，在線 OAQSYSHIER
先進的 Qsys 系統整合工具方法 8 小時 講師指導 IQSYS102
使用 Avalon® 和 AXI* 介面進行自訂 IP 開發 113 分鐘 免費，在線 奧克斯3000
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平台設計器設計範例

資源 描述
平台設計器 - 設計範例 在平台設計器中實現的記憶體測試器的可下載設計範例。
AXI* 記憶體設計範例 AMBA* AXI*-3 代理介面位於一個簡單的 Verilog 自定義記憶體元件上。
BFM 模擬示例：HPS AXI* 橋介面到 FPGA 內核 與 FPGA AXI* 橋接器 （h2f） 的硬處理器系統 （HPS） 介面。
阿瓦隆®驗證 IP 套件使用者指南 （PDF） 總線功能模型 （BFM），用於使用 Avalon® 介面驗證 IP 核。
設計檔案 （.zip）
導師圖形* AXI* 驗證 IP 套件 （PDF） BFM，用於驗證使用AMBA* AXI* 介面的IP核。
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白皮書

資源 描述
比較用於 FPGA 實現的 IP 集成方法 討論複雜 FPGA 器件中的互連挑戰。
將片上網路架構的優勢應用於 FPGA 系統設計 介紹英特爾® FPGA 系統設計中片上網路 （NoC） 架構®優勢。
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3. 類比

模擬概述

英特爾® Quartus® Prime 軟體在支援的 EDA 模擬器中支援 RTL 和門級設計模擬。

類比包括：

  • 設置模擬器工作環境
  • 編譯模擬模型庫
  • 運行類比

英特爾® Quartus® Prime 軟體支援使用腳本化模擬流程，在您首選的模擬環境中自動執行模擬處理。

在英特爾® Quartus® Prime 標準版軟體中，您可以選擇使用 NativeLink 工具流，該工具流可自動啟動所選模擬器。

腳本化模擬流程

英特爾® Quartus 軟體使用者指南|下一節介紹了將 HDL 模擬器整合到英特爾® Quartus®軟體工具流中手冊：

使用平台設計器配置IP核和系統時，會為受支援的EDA模擬器生成模擬環境設置腳本。

創建多個平台設計器系統時，應運行"生成IP的模擬器設置腳本"，以便在平臺設計器中為系統創建組合腳本。

您可以將生成的IP核模擬腳本整合到頂級模擬腳本中，以控制整個設計的模擬。運行ip安裝類比後，使用以下資訊複製範本部分並對其進行修改，以便在新的頂級腳本檔中使用。

您還可以參考以下視頻，獲取有關設置類比的指導。

原生連結類比流程

在Intel® Quartus®Prime Standard Edition軟體中，您可以選擇使用NativeLink。這使您可以在修改原始碼或IP後自動啟動模擬設計所需的所有步驟。

NativeLink 功能通過自動執行以下操作，將您的 EDA 模擬器與英特爾® Quartus® Prime 標準版軟體整合：

  • 生成特定於模擬器的檔和類比腳本。
  • 編譯類比庫。
  • 在英特爾® Quartus® Prime 軟體分析和闡述、分析和綜合之後，或在完全編譯後自動啟動模擬器。

NativeLink Simulation Setup 的資源

資源 描述
使用 NativeLink Simulation 英特爾 Quartus Prime 標準版使用者指南中的一章：第三方模擬
如何設置本機連結類比 一個簡短的視頻，演示如何設置NativeLink以進行簡單的設計
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模擬資源

模擬資源

資源 類型 說明
模擬英特爾® FPGA 設計（英特爾® Quartus® Prime Pro Edition） 英特爾® Quartus® Prime Pro 版使用者指南中的一節 英特爾® Quartus® Prime Pro Edition 軟體的主要文檔
模擬英特爾® FPGA 設計（英特爾® Quartus® Prime 標準版） 英特爾® Quartus® Prime 標準版手冊 英特爾® Quartus® Prime 標準版軟體的主要文檔
使用英特爾® FPGA-ModelSim* 模擬工具生成測試台 演示視頻
模擬 Nios® II 處理器設計 演示視頻
如何模擬活動串行記憶體介面塊 演示視頻
使用 Arria 在 16.1 中的 ModelSim* 中生成 PHYLite 示例設計模擬® 10 演示視頻
如何類比旋風分離器® V 8b10b IP 位元組排序 演示視頻
使用供應商記憶體模型類比Arria®10 RLDRAM3 演示視頻
乒乓球物理 DDR3 類比 演示視頻
SoC HPS DDR3 內核模擬 演示視頻
使用 Qsys 的高級系統設計：元件和系統模擬 在線免費培訓 28分鐘的在線課程（OAQSYSSIM）
使用第三方 EDA 模擬器模擬設計（傳統課程） 在線免費培訓 35分鐘的在線課程（ODSW1122）
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英特爾® Quartus® Prime 標準版軟體支援以下 EDA 模擬器：

  • Aldec Active-HDL
  • 阿爾德科里維埃拉-PRO
  • 踏頻敏銳的企業
  • Mentor Graphics* ModelSim*-Intel FPGA（與英特爾® Quartus® Prime 軟體捆綁在一起）
  • Mentor Graphics* ModelSim* - PE
  • Mentor Graphics* ModelSim* - SE
  • Mentor Graphics* QuestaSim
  • Synopsys* VCS 和 VCS MX

英特爾 Quartus Prime 專業版使用者指南：第三方模擬 英特爾® FPGA 設計 「部分介紹了如何將 HDL 模擬器整合到英特爾® Quartus®軟體工具流中。

4. 合成

綜合概述

英特爾® Quartus®軟體設計流程的邏輯合成階段將採用寄存器傳輸級 （RTL） 代碼，並創建較低級別基元的網表（綜合后網表）。然後，合成后的網表將用作鉗工的輸入，鉗工將放置和布線設計。

英特爾® Quartus® Prime 和 Quartus® II 軟體包括先進的整合合成和與其他第三方合成工具的介面。該軟體還提供了原理圖網表查看器，您可以使用它們來分析設計的結構，並查看軟體如何解釋您的設計。

綜合結果可以在RTL闡述和技術映射之後使用 Quartus®網表查看器查看。

綜合文檔

標題 說明
四元數集成合成 英特爾® Quartus® Prime 軟體集成綜合工具支援 VHDL、Verilog、SystemVerilog 和傳統英特爾® FPGA 特定設計入門語言的綜合。
合成支援 英特爾® Quartus® Prime 軟體工具流還支援 Synplicity Synplify 和 Synplify Pro 邏輯合成器。
導師圖形* 精確 RTL 支援 英特爾® Quartus® Prime 軟體工具流還支援 Mentor Graphics* Precision RTL Synthesizer。
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綜合培訓和演示

標題 說明
使用Quartus® Prime軟體：簡介 （ODSW1100）

熟悉基本的Quartus®Prime軟體設計環境。您將瞭解基本的FPGA設計流程以及如何在流程中使用Quartus® Prime軟體。

這是一個1.5小時的在線課程。
The Quartus® Prime Software Design Series： Foundation （Standard） （ODSW1110）

瞭解如何使用 Quartus® Prime 軟體開發從初始設計到器件程式程式設計的 FPGA 或 CPLD 設計。

這是一個3.5小時的在線課程。
The Quartus® Prime Software Design Series： Foundation （IDSW110）

創建專案，輸入設計檔，編譯和配置設備，以查看設計在系統中的工作。輸入時序約束並使用時序分析器分析設計。瞭解 該軟體如何與用於合成和仿真的常用EDA工具進行交互。

這是一個8小時的講師指導課程。
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高級合成

英特爾的高級合成 （HLS） 工具採用C++編寫的設計說明，並生成針對英特爾® FPGA 進行了優化的 RTL 代碼。

有關英特爾® HLS 編譯器的更多資訊，包括文檔、範例和培訓課程，請查看 HLS 支援頁面。

HLS 文件

文件 描述
HLS 入門指南 演示如何初始化高級綜合編譯器環境。還包括設計範例和教程，以演示有效使用編譯器的方法。
HLS 使用者指南 提供有關為英特爾® FPGA 產品合成、驗證和模擬IP內核的說明。
HLS 參考手冊 提供有關高級綜合 （HLS） 元件設計流的資訊，包括命令選項和可在元件代碼中使用的其他程式設計元素。
HLS 最佳實踐指南 提供有關如何使用 HLS 編譯器提供的資訊優化元件設計的提示和指導。
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5. 鉗工

鉗工 - 專業版

借助英特爾®Quartus®Prime Pro Edition軟體，Fitter在可單獨控制的階段中完成工作。您可以通過僅運行裝配工流程的該階段來單獨優化每個階段，並反覆運算以優化該階段。

鉗工階段

鉗工階段 增量優化
計劃 在此階段之後，您可以運行計劃後計時分析，以驗證時序約束並驗證跨時鐘時序視窗。查看英特爾®Arria® 10 FPGA 和英特爾® Cyclone® 10 FPGA 設計的放置和週邊設備屬性並執行時鐘規劃。
早期地點 在此階段之後，晶元規劃器可以顯示設計元素的初始高級放置。使用此資訊來指導您的平面佈置決策。對於英特爾® Stratix® 10 FPGA 設計，您還可以在運行此階段後進行早期時鐘規劃。
地方 在此階段之後，驗證編譯報告中的資源和邏輯利用率，並查看設計元素在晶元規劃器中的位置。
路線 在此階段之後，在時序分析器中執行詳細的設置並保持時序收斂，並通過晶元規劃器查看路由擁塞。
重定時間 在此階段之後，請查看 Fitter 報告中的「重新定時」結果，並更正限制進一步重新定時優化的任何限制。
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默認情況下，鉗工將運行其所有階段。但是，您可以分析 Fitter 階段的結果，以便在運行下一階段之前或在運行完整編譯之前評估您的設計。有關如何使用 Fitter 階段來控制設計結果品質的更多資訊，請參閱《編譯器使用者指南：英特爾® Quartus® Prime Pro Edition》中的 運行安裝器 部分。

您可以指定多個設置來指示鉗工的工作量級別，例如寄存器打包、寄存器重複和合併以及整體工作量級別。有關鉗工設置的更多資訊，請參閱《編譯器使用者指南：英特爾® Quartus® Prime Pro Edition》中 「鉗工設置參考 」部分下的討論。

鉗工 - 標準版

在英特爾® Quartus® Prime 標準版軟體中，您可以指定多個設置來指導鉗工的工作量級別，例如寄存器打包、寄存器重複和合併以及整體工作量級別。有關鉗工設置的完整清單，請參閱編譯器設置幫助頁

有關鉗工設置的詳細資訊，請參閱下面的討論

第6章 時序分析

時序分析概述

時序分析器確定設計正確運行必須滿足的時序關係，並根據所需時間檢查到達時間以驗證時序。

時序分析涉及許多基本概念：異步電弧與同步電弧、到達和所需時間、設置和保持要求等。這些定義在英特爾® Quartus® Prime 標準版使用者指南：時序分析器的時序 分析基本概念 部分。

時序分析器應用您的時序約束，並確定從鉗工將設計實現的結果到目標器件中的時序延遲。

時序分析器必須根據時序要求的準確描述（表示為時序約束）來運行。英特爾® Quartus® Prime 標準版使用者指南：時序分析器的「 約束設計 」部分描述了如何將時序約束添加到 .sdc 檔中，以供鉗工和時序分析器使用。

時序閉包是優化時序約束的反覆運算過程;調整合成和鉗工的參數，並管理鉗工種子的變化。

時序分析儀

英特爾 Quartus 素時序分析器

英特爾® Quartus® Prime 軟體中的時序分析器是一款功能強大的 ASIC 式時序分析工具，可使用行業標準約束、分析和報告方法驗證設計中所有邏輯的時序性能。時序分析器可以從圖形使用者介面或命令行介面驅動，以約束、分析和報告設計中所有時序路徑的結果。

有關時序分析器的完整使用者指南，請參閱英特爾® Quartus® Prime 標準版使用者指南： 時序分析 器的運行時序分析器部分。

如果您不熟悉時序分析，請參閱英特爾® Quartus® Prime 標準版使用者指南：時序分析器的首次 用戶推薦流 部分。這描述了使用基本約束的完整設計流程。

時序分析儀培訓課程

編號
課程， 持續時間型態課程編號
英特爾 Quartus Prime 軟體設計系列：時序分析 8 小時 入侵者引導 IDSW120
使用 TimeQuest 進行高級時序分析 8 小時 講師指導 IDSW125
時序分析儀：時序分析簡介 15 分鐘 在線，免費 ODSW1115
時序分析器：時序分析器 GUI 31 分鐘 在線，免費 ODSW1116
時序分析器：英特爾 Quartus Prime 集成和報告 25 分鐘 在線，免費 ODSW1117
時序分析器：必需的 SDC 約束 34 分鐘 在線，免費 ODSW1118
使用 TimeQuest 自定義報告進行計時收斂 24 分鐘 在線，免費 OTIM1100
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定時收斂

如果時序分析器確定未滿足時序規範，則必須針對時序優化設計，直到關閉差異並滿足時序規範。

時序收斂涉及幾種可能的技術。最有效的技術將因每種設計而異。《設計優化使用者指南：英特爾 Quartus Prime Pro 版》中的 「時序收斂和優化 」一章提供了大量有關時序收斂過程的實用建議。

還有幾個額外的培訓課程可説明您瞭解如何評估設計以獲得正確的時序閉合技術。

定時結束培訓課程

編號
課程， 持續時間型態課程編號
英特爾® Quartus® Prime Pro 軟體中基於塊的增量編譯：時序閉合和提示 22 分鐘 在線，免費 OIBBC102
時序收斂的設計評估 55 分鐘 在線，免費 ODSWTC02
時序收斂的最佳 HDL 設計實踐 61 分鐘 在線，免費 OHDL1130
使用 TimeQuest 自定義報告進行計時收斂 24 分鐘 在線，免費 OTIM1100
使用 Quartus® II 軟體進行時序閉合 8 小時 講師指導 IDSW145
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7. 設計優化

設計優化概述

英特爾® Quartus® Prime 和 Quartus® II 軟體包括廣泛的功能，可説明您優化面積和時序設計。本節提供的資源可説明您使用設計優化技術和工具。

英特爾® Quartus® Prime 和 Quartus® II 軟體提供物理合成網表優化，以比標準編譯過程更進一步優化設計。物理合成有助於提高設計性能，無論使用何種合成工具。

優化支持文件

標題 說明
面積和時序優化 本使用者指南部分說明在為英特爾®設備進行設計時，如何減少資源使用量、減少編譯時間並提高計時性能。
分析和優化設計平面圖 本使用者指南部分介紹如何使用晶元規劃器來分析和優化設計的平面圖。本章還介紹了如何使用邏輯鎖定區域來控制放置。
使用晶元規劃師進行工程變更管理 本使用者指南部分介紹如何使用晶元規劃器為受支援的設備實施工程變更單 （ECO）。
網表優化和物理合成 本使用者指南部分解釋了英特爾® Quartus® Prime 軟體中的網表優化和物理合成如何修改設計的網表並説明提高結果的品質。
增量編譯資源中心 此資源中心網頁演示如何使用增量編譯來減少編譯時間並在優化期間保留結果。
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設計優化培訓課程

編號
課程， 持續時間型態課程編號
使用英特爾® Quartus® Prime Pro 軟體：晶片規劃器 29 分鐘 在線，免費 奧普洛奇普蘭
使用設計空間資源管理員 21 分鐘 在線，免費 耗氧物質
使用時間任務自定義報告進行計時收斂 24 分鐘 在線，免費 OTIM1100
時序收斂的最佳 HDL 設計實踐 1 小時 在線，免費 OHDL1130
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設計優化工具

英特爾® Quartus® Prime 軟體提供的工具以可視化方式呈現您的設計。通過這些工具，您可以診斷設計中的任何問題區域，包括邏輯或物理效率低下。

  • 您可以使用 網表查看器 在實現過程的多個階段查看設計的示意圖：綜合前、綜合后以及放置和布線之後。這使您能夠在每個階段確認您的設計意圖。
  • 設計分區規劃器通過顯示計時資訊、相對連接密度和分區的物理位置，説明您可視化和修改設計的分區方案。您可以在其他查看器中尋找區，或者修改或刪除分區。
  • 借助 晶元規劃器，您可以進行平面圖分配，執行功率分析，並可視化關鍵路徑和路由擁塞。設計分區規劃器和晶元規劃器允許您在更高層次上對設計進行分區和佈局。
  • 設計空間探索器 II （DSE） 可自動搜索在任何單個設計中提供最佳結果的設置。DSE 探索設計的設計空間，應用各種優化技術，並分析結果，以説明您發現最適合您的設計設置。

使用這些工具可以説明您優化設備的實現。

網表查看器

英特爾® Quartus® Prime 軟體網表查看器提供了在各個階段查看設計的強大方式。使用其他設計檢視可以進行交叉探測：您可以選擇一個專案並在「晶元規劃器」和「設計檔查看器」視窗中突出顯示它。

  • RTL 檢視器顯示合成器在闡述層次結構和主要邏輯塊后推斷出的邏輯和連接。您可以使用 RTL 檢視器在模擬或其他驗證過程之前直觀地檢查您的設計。
  • 技術映射查看器（映射后）可以説明您在合成之後但在放置和路由之前定位網表中的節點。
  • 技術地圖查看器（后擬合） 顯示放置和布線后的網表。這可能與映射后網表不同，因為鉗工可能會進行優化，以滿足物理優化期間的約束。

RTL 查看器顯示合成工具在闡述層次結構和主要功能塊后推斷的邏輯。

技術地圖查看器顯示綜合后（"后地圖視圖"）或放置和布線后（"后擬合視圖"）后的邏輯。

網表和有限狀態機查看器

在下面的視頻中，請參閱 Quartus® 軟體 Netlist Viewer 和 Finite State Machine Viewer 的演示。

英特爾® Quartus® Prime 網表查看器：有助於分析和調試設計的工具（第 1 部分）

英特爾® Quartus® Prime RTL 查看器和狀態機查看器提供了在調試、優化和約束輸入過程中查看初始和完全映射的綜合結果的強大方法。

英特爾® Quartus® Prime 網表查看器：有助於分析和調試設計的工具（第 2 部分）

英特爾® Quartus® Prime RTL 查看器和狀態機查看器提供了在調試、優化和約束輸入過程中查看初始和完全映射的綜合結果的強大方法。

網表查看器資源

資源 描述
優化設計網表 英特爾® Quartus® Prime 標準版使用者指南：設計優化"中的一節，介紹了網表查看器的使用。
檢閱全部 顯示較少

晶片規劃師

設計平面圖分析有助於在高度複雜的設計中縮短計時並確保最佳性能。英特爾® Quartus® Prime 軟體中的 Chip Planner 可説明您快速完成設計時序。您可以將晶元規劃器與邏輯鎖定區域結合使用，以分層方式編譯您的設計，並協助進行平面規劃。此外，使用分區來保留各個編譯運行的放置和路由結果。

您可以使用晶片規劃器執行設計分析以及創建和優化設計平面圖。要進行 I/O 分配，請使用引腳規劃器。

晶片規劃師資源

資源 類型 說明
分析和優化設計平面圖 設計優化使用者指南：英特爾® Quartus® Prime 專業版章節 設計平面圖和晶元規劃器的主要文檔
晶片規劃師教學視頻（第1部分，共2部分） 端到端視頻 晶元規劃器教程：交叉參考時序路徑、扇入、扇出、路由延遲和時鐘區域
晶片規劃師教學視頻（第2部分，共2部分） 端到端視頻 晶元規劃師教程：布線利用率、設計元素搜索和邏輯鎖定區域
使用英特爾 FPGA Quartus 晶片規劃器和資源屬性編輯器進行 ECO 更改（第 1 部分，共 3 部分） 端到端視頻 使用晶元規劃器進行延遲的小規模工程變更單 （ECO） 更改
使用英特爾 FPGA Quartus 晶片規劃器和資源屬性編輯器進行 ECO 更改（第 2 部分，共 3 部分） 端到端視頻 使用晶元規劃器進行後期的小的 ECO 更改
使用英特爾 FPGA Quartus 晶片規劃器和資源屬性編輯器進行 ECO 更改（第 3 部分，共 3 部分） 端到端視頻 使用晶元規劃器進行後期的小的 ECO 更改
如何使用時序分析儀和晶元規劃器跟蹤 CDR 恢復時鐘從收發器通道到 I/O 引腳的當地語系路由 端到端視頻 如何將晶元規劃器與時序分析儀配合使用的範例
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設計太空探險家II

設計空間瀏覽器 II （DSE） 允許您探索可用於設計編譯的許多參數。

您可以使用 DSE 管理具有不同參數的多個編譯，以找到允許您實現時序收斂的最佳參數組合。

設計太空探索者 II 資源

資源 描述
使用設計空間瀏覽器 II 進行優化 入門使用者指南：英特爾® Quartus® Prime 專業版
設計空間瀏覽器 （DSE） 設計範例 設計空間探索示例
使用設計空間資源管理員 （ODSE） 免費在線培訓，21 分鐘
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8. 片上調試

片上調試概述

隨著 FPGA 性能、尺寸和複雜性的提高，驗證過程可能成為 FPGA 設計 週期 的關鍵 部分。為了減輕驗證過程的複雜性，英特爾提供了一系列片上調試工具。片上調試工具允許即時捕獲設計中的內部節點，説明您快速驗證設計，而無需使用外部設備，如台式邏輯分析儀或協定分析儀。這可以減少板級信號探測所需的引腳數量。有關調試產品群組中所有工具的指南，請參閱調試工具使用者指南：英特爾® Quartus® Prime Pro 版中的「 系統調試 工具」部分。

外部記憶體調試由 外部記憶體介面工具組提供便利，該工具包在 外部記憶體介面支援中心中進行了詳細介紹。

收發器工具包提供了廣泛的功能來驗證收發器信號品質和性能。有關此工具包的詳細資訊，請參閱收發器工具套件 產品頁面。

片上調試示例

片上調試設計範例

下面是一些範例，可説明您利用常見調試方案的可用功能。

片上調試 - 培訓課程

片上調試培訓課程

編號
課程， 持續時間型態課程編號
SignalTap II Logic Analyzer： Introduction & Getting Started 35 分鐘 在線，免費 ODSW1164
SignalTap II邏輯分析儀：基本觸發條件和配置 28 分鐘 在線，免費 ODSW1171
SignalTap II Logic Analyzer：Trigger Options， Compilation， & Device Programming 28 分鐘 在線，免費 ODSW1172
SignalTap II邏輯分析儀：數據採集和其他功能 30 分鐘 在線，免費 ODSW1173
Quartus®軟體調試工具 8 小時 講師指導 IDSW135
使用虛擬JTAG Megafunction與FPGA進行調試和通信 38 分鐘 在線，免費 OVJTAG1110
調試 JTAG 鏈完整性 32 分鐘 在線，免費 ODJTAG1110
Arria中記憶體介面IP的片上調試®10個器件 32 分鐘 在線，免費 奧美姆1124
系統主控台 29 分鐘 在線，免費 代工B1117
使用 Qsys 的高級系統設計：使用系統控制台進行系統驗證 25 分鐘 在線，免費 OAQSYSSYSCON
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片上調試 - 其他資源

片上調試 - 其他資源

資源 描述
英特爾® FPGA 虛擬 JTAG（英特爾® FPGA_virtual_jtag） IP 核使用者指南 （PDF） 英特爾® FPGA_virtual_jtag英特爾® FPGA IP 透過 JTAG 埠進行通信，允許您開發自定義調試解決方案。

AN 323： 在 SOPC 構建器系統中使用 SignalTap II 嵌入式邏輯分析儀 （PDF）

設計檔案 （.zip）

 使用SignalTap監視位於平台設計器生成的系統模組內的信號。
AN 446： 使用 SignalTap II 邏輯分析儀調試 Nios® II 系統 （PDF） 本應用筆記探討了Nios® II外掛程式在信號分路器邏輯分析儀中的使用方式，並介紹了該外掛程式的功能、配置選項和使用模式。
AN 799：使用信號探針和快速重新編譯快速調試英特爾® Arria® 10 種設計 訪問內部信號，對設計的影響最小。
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高級主題

基於模組的設計流程

英特爾® Quartus® Prime Pro 版設計軟體提供基於塊的設計流程。有兩種類型 - 基於增量塊的編譯 和 設計塊重用 流，它們允許您地理位置不同的開發團隊在設計上進行協作。

增量塊編譯 是保留或清空專案中的分區。這適用於核心分區，不需要額外的檔或樓層規劃。分區可以清空，保留在源、合成和最終快照中。

" 設計塊重用「 流程使您能夠透過創建、保留和匯出分區來重用其他專案中的設計塊。使用此功能，您可以期望在不同團隊之間乾淨俐落地交接計時關閉模組。

基於塊的設計資源

快速重新編譯

快速重編譯允許在可能的情況下重用先前的合成和更合適的結果，並且不會重新處理未更改的設計模組。快速重新編譯可以減少進行少量設計更改后的總編譯時間。快速重編譯支援基於 HDL 的功能 ECO 更改，使您能夠縮短編譯時間，同時保持未更改邏輯的性能。

快速重新編譯 - 支持資源

資源 描述
運行快速重新編譯 英特爾® Quartus® Prime Pro 版手冊》第 2 卷中的快速重新編譯部分
AN 799： 快速英特爾® Arria® 10 使用信號探針和快速重新編譯進行設計調試 （PDF） 應用說明，介紹了快速重編譯如何縮短小更改的編譯時間
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部分重新配置

部分重配置 （PR） 允許您動態地重新配置 FPGA 的一部分，而其餘的 FPGA 設計繼續運行。

您可以為設備的某個區域創建多個角色，並重新配置該區域，而不會影響該角色外部區域的操作。

有關部分重新配置的詳細資訊，請參閱 部分重新配置頁。

腳本

英特爾® Quartus® Prime 和 Quartus® II 軟體包括對命令行和工具命令語言 （Tcl） 腳本設計流的全面腳本支援。軟體設計流程的每個階段（如綜合、擬合和時序分析）的單獨可執行檔包括用於進行常見設置和執行常見任務的選項。Tcl 文稿應用程式程式設計介面 （API） 包括涵蓋基本到高級功能的命令。

命令行腳本

您可以在批處理檔、shell 腳本、makefile 和其他腳本中使用英特爾® Quartus® Prime 或 Quartus® II 軟體命令行可執行檔。例如，使用以下命令編譯現有專案：

$ quartus_sh --流編譯

Tcl 腳本

將 Tcl API 用於以下任一任務：

  • 創建和管理專案
  • 完成作業
  • 編譯設計
  • 提取報表數據
  • 執行時序分析

您可以從Quartus® II軟體Tcl示例網頁中的一些示例開始。下面列出了其他幾個資源。

腳本資源

資源 描述
Quartus® II 腳本參考手冊 涵蓋 Quartus ®軟體命令行可執行檔以及 Quartus 軟體 shell 中的 Tcl 包®命令
Quartus® Prime 標準版設置文件參考手冊 介紹在 Quartus® 軟體設定檔 （.qsf） 中找到的參數設置。
命令行腳本 英特爾 Quartus Prime 標準版使用者指南的一部分。
Quartus® II Tcl 示例 包含多個有用的 Tcl 腳本示例的網頁。
命令列文稿 （ODSW1197） 在線培訓，介紹英特爾® Quartus® 軟體中的命令行腳本編寫功能（30 分鐘）。
Tcl 簡介 （ODSW1180） Tcl 文本語法簡介。
Quartus® II Software Tcl Scripting （ODSW1190） Quartus® II 軟體中的 Tcl 腳本功能。
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OpenCL 和 OpenCL 徽標是 Apple Inc. 的商標，經 Khronos 許可使用。

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