FPGA 功率元件簡介

概述

外部電源為 FPGA 或 CPLD 提供內部和外部正常運行所需的電能。在實施電源解決方案時，設計人員需要瞭解這些電源所需的總功率（也稱為「軌功率」）。此外，設計人員需要考慮總功率中有多少實際消耗在器件內部（稱為「熱功率」或「耗散功率」），與器件外部消耗的總功率部分（例如在外部輸出容性負載和平衡電阻終端網路中）相比。

設備、輸出負載和外部終端網路（如果存在）消耗的總功率通常由以下主要功率元件組成：

• 備用
• 動態
• I/O

待機功率來自待機模式下裝置中的 I_CCINT 電流。核心動態功率來自裝置內部切換（內部節點上的充電和放電電容）。I/O 電源來自外部切換（對連接到裝置引腳的外部負載電容進行充電和放電）、I/O 磁碟機和外部終端網路（如果存在）。

熱功率是實際在器件封裝內耗散的總功率的成分，其餘部分則在外部耗散。設計人員在決定器件的固有傳熱能力（稱為熱阻）是否足以將內部晶片結溫保持在正常工作規範內，或者是否需要額外的散熱解決方案（如鋁散熱器）以獲得更好的傳熱性能時，應考慮器件內實際耗散的熱功率。一般來說，待機功率、動態功率和一部分 I/O 功率將構成總功率的實際熱功率成分。

待機功率

由於漏電流，器件在待機期間會消耗功率。數量隨晶粒尺寸、溫度和工藝變化而變化。待機功耗可以在進行完整的器件表徵之前進行模擬，並可分為兩類定義：典型功率和最大功率。

Stratix® II 裝置採用針對功耗與效能優化的 90 nm 制程技術。與以前的工藝技術器件相比，90 nm器件因洩漏而消耗更多的功率，成為總功率的重要組成部分。待機功率對90 nm工藝節點的晶粒結溫度有很強的依賴性，比以前的工藝技術更嚴重。設計人員需要專注于將結溫保持在最低水準，以降低總功率的待機分量。圖1顯示了待機功率和結溫之間的關係。

Stratix II 器件盡可能使用低漏電電晶體技術來降低待機電流的功耗，從而最大限度地減少 90 nm 處的整體功耗（閱讀更多內容，請參閱 90 nm 矽功率優化）。

動態功率

改變邏輯電平的內部節點消耗設備內部的動態功率，因為需要功率來對邏輯陣列和互連網路中的內部電容進行充電和放電（例如，從邏輯 0 到邏輯 1）。核心動態功率包括路由功率和邏輯元件 （LE） 功率（或 Stratix II 中的適應性邏輯模組 （ALM）。LE/ALM 功率來自內部節點電容的充電和放電，以及內部電阻元件。路由功率來自對每個 LE/ALM 驅動的外部路由電容進行充電和放電所需的電流。核心動態功率還可以包括架構資源，例如：

• RAM 區塊（M512、M4K 與 M-RAM）
• DSP 倍增器模組
• 鎖相回路 （PLL）
• 時鐘樹網路
• 高速差分介面 （HSDI） 收發器

總動態功率的計算方法是將VCCINT（Stratix II為1.2V）乘以上面列出的每個架構特徵的總電流總和：

動態功率 = V CCINT × Σ I_CCINT （LE/ALM、RAM、DSP、PLL、時鐘、HSDI、路由）

等效（集總）電容值用於計算動態功率，並且基於多個電容的總和。例如，引腳、走線和封裝電容相加，用於驅動輸入或輸出的信號。如果準確確定內部開關頻率，則此近似值就足夠了。Intel 利用近似曲線（基於特性資料）來確定內部開關頻率，從而有效地估算大多數設計拓撲的動態功率。估算裝置所有資源消耗的總功率時，會考慮資源的最大開關頻率、估計的切換因數、下游邏輯的扇出，以及透過裝置特性設定獲得的每個資源的係數。這些元件已落實在 Intel PowerPlay 功耗分析和優化工具套件的所有方面，用於功耗估算和分析。

I/O 電源

I/O 功率是 V_CCIO 功率，由於連接到器件輸出引腳的外部負載電容器的充電和放電、在阻性模式下工作的輸出磁碟機電路以及任何外部終端網路（如果存在）而消耗。裝置 I/O 功率的計算公式為：

I/O 功率 =（有源輸出磁碟機數量×功耗係數）+ 0.5 ×（晶片焊盤、封裝走線、引腳和輸出負載上限之和） × I/O 標準電壓擺幅 × f_MAX ×（切換因數/100） × V_CCIO

有源輸出磁碟機的數量包括有源雙向輸出。除了上面計算的 I/O 功率之外，還有其他對 I/O 功率有貢獻的元件，包括同樣由 V_CCIO供電的 I/O 緩衝器元素。圖 2 顯示了 I/O 緩衝區的模型。

如前所述，與通過終端電阻網路和/或輸出容性負載在外部耗散相比，V_CCIO 的一部分功率實際上將在 FPGA 或 CPLD 內耗散。設計人員在規劃熱管理解決方案（器件固有的或通過外部散熱器）時，需要考慮 V_CCIO 的內部耗散功率。設計人員應考慮將外部耗散元件作為V_CCIO 穩壓器或轉換器供電總要求的一部分（稱為電源軌電源）。Intel 的功率分析技術會報告從 Stratix II 裝置開始的熱功率與總/軌功率的比較。未來的設備也將具有這種功率分析技術報告功能。

其他電源考慮

在使用 FPGAs 和 CPLD 進行設計時，設計人員還應考慮總功耗的其他幾個因素：浪湧電流、配置功率和 V_CCPD （僅限 Stratix II 器件）。

湧流

浪湧電流是器件在初始上電階段所需的電流。在上電階段，必須在特定的時間內向器件提供最小水準的邏輯陣列電流（I_CCINT）。此持續時間取決於電源可用的電流量。如果有更多電流可用，V_CCINT 可以更快地上升。當電壓達到其標稱值的90%時，通常不再需要初始高電流。最大浪湧電流與器件溫度成反比。隨著器件溫度的升高，上電期間所需的浪湧電流會降低（儘管待機電流會增加，因為它與溫度有關）。

配置電源

在傳統FPGA的情況下，配置功率是配置設備所需的功率。在配置和初始化期間，該器件需要電源才能重設寄存器、啟用 I/O 引腳並進入工作模式。I/O 引腳在上電階段（無論是在配置之前還是在配置期間）都是三態的，以降低功率並防止它們在此期間驅動。如需更多關於 Stratix II 裝置配置方案以及適用于電壓的配置 pin V_CCPD的資訊，請參閱 Stratix II 裝置手冊第 2 卷中的配置Stratix II 裝置（PDF） 章節。

五_{中國共產黨}

V_CCPD是一款獨立的較小負載電流電源，用於輸出預磁碟機電路以及配置和聯合測試行動小組 （JTAG） I/O 緩衝器。V_CCPD應連接至 3.3 V，以便為驅動配置輸入和 JTAG 引腳的 3.3 V/2.5 V 緩衝器供電。有關 V_CCPD規範，請參閱Stratix II 裝置手冊中的DC & Switch 特性（PDF） 章節。

相關連結

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