Intel® Quartus® Prime 設計軟體支援中心

開始

Intel® Quartus® Prime 設計軟體套件包含將您的Intel® FPGA從概念變為生產所需的所有軟體設計工具。本網頁上的主題將指導您完成所有Intel® Quartus® Prime 軟體功能。選擇您感興趣的領域，並導航到 Intel® Quartus® Prime 設計流程中所需的特定資源。

• Intel® Quartus® Prime 軟體快速入門指南
  • 有關如何設置專案、編譯、執行時序分析和編寫FPGA裝置程序的簡要指南。
• 先讀我！（ORMF1000）
  • 44分鐘的免費在線課程。本課程是快速瞭解和使用Intel® FPGA產品、宣傳品和資源的起點。

Intel® Quartus® Prime 使用者指南

• 比較專業版和標準版及軟體功能

• Intel® Quartus® Prime 專業版和標準版軟體使用者指南

Intel® Quartus® Prime 軟體培訓

Intel 提供多種類型的在線與面對面訓練，協助您快速掌握 Intel® Quartus® Prime 設計流程。以下是一些建議的培訓課程，可説明您入門。

Intel® Quartus® Prime 軟體培訓

還有更多的培訓課程可供選擇。如需完整目錄，請參閱 Intel® FPGA 訓練 頁面。

1. I/O 規劃

I/O 規劃是在設計的早期階段完成FPGA以確保在滿足專用引腳和時序限制的同時，成功放置在目標設備中。

• Intel® Quartus® Prime Pro Edition 軟體提供了兩種工具來管理複雜的過程，以滿足 I/O 放置的諸多限制。
  

I/O 規劃檔

軟體工具檔

• 《Intel® Quartus® Prime Pro Edition 使用者指南》一節中的管理裝置 I/O Pin 一章
• 《Intel® Quartus® Prime Pro Edition 使用者指南》一節中的介面規劃章節

裝置檔

• Intel® FPGA裝置的釘出檔案
• PIN 連接指南 - 每個裝置系列

其他資源

I/O 規劃涉及許多考慮因素，尤其是在涉及高速 I/O 或特定協定時。

如需 I/O 管理和主板開發支援的詳細資訊，請造訪：

• I/O 管理和板卡開發支援中心
• 訊號完整性分析資源中心

2. 設計輸入

設計入門 - 概述

您可以使用多種設計輸入方法來表達您的設計：

• 使用硬體描述語言 （HDL）
• Verilog
• 系統Verilog
• Vhdl
• Platform Designer，用於以結構化方式連接複雜模組的圖形輸入工具
• 其他高級輸入方法
• 使用 C++ 表達複雜模組的高級合成 （HLS）
• OpenCL™ 使用 C++ 跨異構平臺實現計算演算法

Intel® FPGA智慧財產權

除了直接輸入設計外，Intel FPGAs還支援專為 Intel® FPGAs 用途而設計的大量智慧財產（IP）組合。

學習硬體描述語言 （HDL）

Intel 提供多種 HDL 訓練課程，從免費的在線概覽到全天的講師指導課程。

使用 HDL 範本

Intel® Quartus® Prime 軟體為常用邏輯元素提供了多個範本，例如寄存器、選定的信號分配、併發信號分配和子程式調用。範本在 Verilog、SystemVerilog 和 VHDL 中可用。

如果您不確定編寫特定函數以確保其正確實現的最佳方式，則應參考這些範本。範本系統在《設計建議使用者指南》的從 提供的範本插入 HDL 代碼 部分有完整描述。

推薦的 HDL 編碼風格

HDL 編碼風格對邏輯設計的結果質量有顯著影響。綜合工具將優化設計，但要獲得精確的結果，您需要以一種風格編碼，這種風格很容易被合成工具識別為特定的邏輯結構。

此外，還有良好的設計實踐，一般數位邏輯設計，特別是基於實驗室的設備應遵循這些實踐。管理邏輯重設方法、管道延遲和適當的同步信號生成是良好數位設計實踐的一些例子。下面列出了一些用於學習良好 HDL 編碼實踐的資源。

良好 HDL 編碼風格指南的資源

智慧財產權

Intel FPGAs 支援專為用於 Intel® FPGAs 而設計的大量智慧財產（IP）組合。每個IP都包含一個模擬模型，用於在元件實施前進行設計驗證。有關 Intel® Quartus® Prime 軟體中可用 IP 核心和 IP 生態系統的更多資訊，請參閱以下連結。

平台設計師

平台設計器文件

平台設計師（原 Qsys）訓練課程

平台設計師設計範例

白皮書

3. 類比

模擬概述

Intel® Quartus® Prime 軟體在支援的 EDA 模擬器中支援 RTL 和門級設計模擬。

模擬涉及：

• 設置模擬器工作環境
• 編譯模擬模型庫
• 運行類比

Intel® Quartus® Prime 軟體支援使用腳本化模擬流程，在您偏好的模擬環境中自動處理模擬。

在 Intel® Quartus® Prime Standard Edition 軟體中，您可以選擇使用 NativeLink 工具流程，該工具流程會自動啟動您選擇的模擬器。

NativeLink 模擬流程

在 Intel® Quartus® Prime Standard Edition 軟體中，您可以選擇使用 NativeLink。這樣您就可以在修改原始碼或IP後自動啟動模擬設計所需的所有步驟。

NativeLink 功能透過自動化以下內容將您的 EDA 模擬器與 Intel® Quartus® Prime 標準版軟體整合：

• 生成模擬器特定的檔和模擬腳本。
• 模擬庫的編譯。
• 在Intel® Quartus® Prime 軟體分析和闡述、分析和合成后，或在完整編譯后自動啟動模擬器。

NativeLink 模擬設置的資源

4. 合成

合成概述

Intel® Quartus®軟體設計流程的邏輯合成階段將採用寄存器傳輸級 （RTL） 代碼並創建較低級原語的網表（合成後網表）。然後，合成后網表將用作 Fitter 的輸入，Fitter 將放置和布線設計。

Intel® Quartus® Prime 和 Quartus® II 軟體包括先進的整合合成和與其他第三方合成工具的介面。該軟體還提供原理圖網表查看器，您可以使用它們來分析設計結構並查看軟體如何解釋您的設計。

合成結果可以在 RTL 闡述之後和技術映射之後使用 Quartus® Netlist 查看器查看。

綜合文檔

合成訓練與示範

高層次合成

Intel 的高級綜合 （HLS） 工具會接收用 C++ 編寫的設計說明，並生成針對 Intel® FPGAs優化的 RTL 代碼。

有關Intel® HLS Compiler的更多資訊，包括文檔、示例和培訓課程，請查看 HLS 支援頁面。

5. 鉗工

鉗工 - 專業版

使用Intel® Quartus® Prime Pro Edition軟體，Fitter可以在可單獨控制的階段完成工作;您可以逐個優化每個階段，只需運行 Fitter 流程的該階段，反覆運算以優化該階段。

默認情況下，Fitter 將運行其所有階段。但是，您可以在運行下一階段之前或在運行完整編譯之前分析 Fitter 階段的結果以評估您的設計。有關如何使用 Fitter 階段控制設計結果品質的更多資訊，請參閱編譯器使用者指南：Intel® Quartus® Prime Pro 版中的 運行 fitter 部分。

您可以指定多個設置來指示 Fitter 的工作量級別，例如寄存器包裝、收銀機複製和合併以及整體工作量級別。有關 Fitter 設置的更多資訊，請參閱《編譯器使用者指南：Intel® Quartus® Prime Pro 版》中“ Fitter 設置參考 ”部分下的討論。

鉗工 - 標準版

在 Intel® Quartus® Prime Standard Edition 軟體中，您可以指定多個設置來指示 Fitter 的工作量級別，例如套准包裝、寄存器複製和合併以及整體工作量級別。有關 Fitter 設置的完整清單，請參閱 編譯器設置幫助頁面

如需 Fitter 設定的詳細資訊，請參閱下方的討論

• Intel® Quartus® Prime 標準版使用者指南的減少編譯時間部分：編譯程式。
• Intel® Quartus® Prime 標準版使用者指南的時序收斂和優化部分：設計優化。

6. 時序分析

時序分析概述

時序分析器可確定設計正確運作所必須滿足的時序關係，並根據所需時間檢查到達時間以驗證時序。

時序分析涉及許多基本概念：異步與同步電弧、到達和所需時間、設置和保持要求等。這些在《Intel® Quartus® Prime Standard Edition 使用者指南：時序分析器》的時 序分析基本概念 部分中定義。

時序分析器會應用您的時序約束，並根據 Fitter 將您的設計實施到目標裝置中的結果來確定時序延遲。

時序分析器必須根據對您的時序要求的準確描述（表示為時序約束）進行操作。Intel® Quartus® Prime Standard Edition 使用者指南：時序分析器的約束設計部分介紹了如何將時序 約束 添加到 .sdc 檔中，供 Fitter 和時序分析器使用。

時序收斂是完善時序約束的反覆運算過程;調整合成和Fitter的參數，並管理Fitter種子變化。

時間分析器

Intel Quartus素數時間分析器

Intel® Quartus® Prime 軟體中的時序分析器是一款強大的 ASIC 式時序分析工具，可使用業界標準約束、分析和報告方法驗證設計中所有邏輯的時序效能。時序分析器可以從圖形使用者介面或命令行介面驅動，以約束、分析和報告設計中所有時序路徑的結果。

有關時序分析器的完整使用者指南，請參閱《Intel® Quartus® Prime Standard Edition 使用者指南：時序分析器》的「 運行時序分析器 」部分。

如果您不熟悉時序分析，請參閱 Intel® Quartus® Prime Standard Edition 使用者指南：時序分析器的首次 用戶推薦流程 部分。這描述了使用基本約束的完整設計流程。

時序收斂

如果時序分析器確定未滿足您的時序規範，則必須針對時序優化設計，直到消除差異並滿足時序規格。

時序收斂涉及幾種可能的技術。最有效的技術會因每個設計而異。《設計優化使用者指南：Intel Quartus Prime Pro Edition 》中的時序收斂和優化章節提供了許多關於 時序收斂 過程的實用建議。

還有一些額外的培訓課程可説明您瞭解如何評估設計的正確時序收斂技術。

7. 設計優化

設計優化概述

Intel® Quartus® Prime 和 Quartus® II 軟體包括各種功能，可説明您優化區域和時序設計。本節提供的資源可説明您使用設計優化技術和工具。

Intel® Quartus® Prime 和 Quartus® II 軟體提供物理合成網表優化，可進一步優化設計，超越標準編譯過程。無論使用何種合成工具，物理合成都有助於提高設計的性能。

優化支援檔

設計優化訓練課程

設計優化工具

Intel® Quartus® Prime 軟體提供了以視覺方式呈現您的設計的工具。這些工具可讓您診斷設計中的任何問題區域，包括邏輯或物理效率低下的情況。

• 您可以使用 網表 查看器 查看 設計 在 實現 過程 的 多個 階段 的 示意圖 表示：合成前、合成之後以及放置布線之後。這使您能夠在每個階段確認您的設計意圖。
• Design Partition Planner 透過顯示時序資訊、相對連線密度和分區的物理放置，説明您可視化和修訂設計的分區方案。您可以在其他查看器中定位分區，或者修改或刪除分區。
• 使用 Chip Planner，您可以分配平面圖、執行電源分析，並將關鍵路徑和佈線壅塞可視化。Design Partition Planner 和 Chip Planner 允許您在更高層次上對設計進行分區和佈局。
• Design Space Explorer II （DSE） 會自動搜尋可在任何個別設計中提供最佳結果的設定。DSE 探索您設計的設計空間，應用各種優化技術，並分析結果以説明您發現設計的最佳設置。

使用這些工具可以説明您優化設備的實現。

網表查看器

Intel® Quartus® Prime 軟體網表查看器提供了在各個階段查看設計的強大方法。也可以與其他設計檢視進行交叉探測：您可以選擇一個專案並在Chip Planner和 Design File Viewer 視窗中突出顯示它。

• RTL 查看器顯示合成器在細化層次結構和主要邏輯塊后推斷的邏輯和連接。您可以使用 RTL 檢視器在模擬或其他驗證過程之前目視檢查您的設計。
• Technology Map Viewer（映射后）可以説明您在合成之後但在佈局和路由之前定位網表中的節點。
• 技術地圖查看器（后擬合）在 佈局佈線后顯示網表。這可能與映射后網表不同，因為擬合者可能會進行優化以滿足物理優化期間的約束。

網表與有限狀態機查看器

請在下面的影片中觀看 Quartus® 軟體 Netlist Viewer 和 Finite State Machine Viewer 的演示。

網表查看器資源

晶片規劃器

設計平面圖分析有助於在高度複雜的設計中關閉時序並確保最佳性能。Intel® Quartus® Prime 軟體中的 Chip Planner 可説明您快速關閉設計時序。您可以將 Chip Planner 與 Logic Lock Region 搭配使用，以分層方式編譯您的設計，並協助平面規劃。此外，使用分區可保留各個編譯運行的放置和路由結果。

您可以使用 Chip Planner 執行設計分析以及建立和優化設計平面圖。要進行 I/O 分配，請使用 Pin Planner。

晶片規劃師資源。

設計空間探索者II

Design Space Explorer II （DSE） 可讓您探索可用於設計編譯的許多參數。

您可以使用 DSE 管理具有不同參數的多個編譯，以找到能夠實現時序收斂的最佳參數組合。

設計空間探索器 II 資源。

8. 片上調試

隨著FPGAs效能、尺寸和複雜性的增加，驗證過程可能成為FPGA設計週期的關鍵部分。為了減輕驗證過程的複雜性，Intel 提供了一系列片上調試工具。片上調試工具允許即時捕獲設計中的內部節點，説明您快速驗證設計，而無需使用台式邏輯分析儀或協定分析儀等外部設備。這可以減少板級訊號探測所需的針腳數量。有關調試產品群組中所有工具的指南，請參閱調試工具使用者指南：Intel® Quartus® Prime Pro Edition 中的系統調試工具部分。

片上調試設計範例

下面是一些示例，可説明你利用常見調試方案的可用功能。

• SignalTap* II 狀態型觸發流程
• 系統內來源和探測示例
• Stratix® V GX、Arria® V GX/GT、Cyclone® V GX/GT 和 Stratix® IV GX/GT 裝置的收發器工具組範例
• 系統主控台設計範例 （.qar Quartus® 軟體存檔格式）

單晶元調試 - 培訓課程

片上調試 - 其他資源

進階主題

區塊式設計流程

Intel® Quartus® Prime Pro Edition 設計軟體提供了區塊式設計流程。有兩種類型 - 基於塊的增量編譯和設計塊重用流，它們允許您的地理上不同的開發團隊在設計上進行協作。

基於塊的增量編譯 是保留或清空專案中的分區。這適用於核心分區，不需要額外的檔或平面規劃。分區可以被清空、保存在源、合成和最終快照。

設計區塊重用流程使您能夠通過創建、保留和匯出分區在不同的專案中 重用設計的區塊 。使用此功能，您可以期待不同團隊之間的時序封閉模組。

區塊式設計資源

• 《Intel® Quartus® Prime Pro Edition 使用者指南》中基於區塊的設計流程部分
• AN 839：設計模組重用教程：適用於 Intel® Arria® 10 FPGA 開發板
• 設計檔案 （.zip）
• 訓練：設計區塊重用 （OBBDR100）
• Intel Quartus® Prime Pro 軟體中基於區塊的增量編譯：簡介
• Intel Quartus® Prime Pro 軟體中基於區塊的增量編譯：設計分區
• Intel Quartus® Prime Pro 軟體中基於塊的增量編譯：時序收斂和技巧

快速重新編譯

快速重新編譯允許在可能的情況下重用先前的合成和擬合結果，並且不會重新處理未更改的設計塊。在進行小的設計更改后，快速重新編譯可以減少總編譯時間。快速重新編譯支援 HDL 式功能性 ECO 變更，讓您能減少編譯時間，同時保持未變更邏輯的效能。

快速重新編譯 - 支持資源

部分重新配置

部分重新配置 （PR） 允許您動態重新配置FPGA的一部分，而其餘FPGA設計繼續運行。

您可以為設備的某個區域創建多個角色，並重新配置該區域，而不會影響該角色之外區域中的操作。

有關部分重新配置的詳細資訊，請參閱 部分重新配置頁面。

腳本

Intel® Quartus® Prime 和 Quartus® II 軟體包括對命令行和工具命令語言 （Tcl） 腳本設計流程的全面腳本支援。軟體設計流程每個階段（如合成、擬合和時序分析）的單獨可執行檔包括用於進行通用設置和執行常見任務的選項。Tcl 文稿應用程式程式設計介面 （API） 包括涵蓋從基本到高級功能的命令。

命令行腳本

您可以在批處理檔、shell 腳本、makefile 和其他腳本中使用Intel® Quartus® Prime 或 Quartus® II 軟體命令行可執行檔。例如，使用以下命令編譯現有專案：

$ quartus_sh --flow compile

Tcl 腳本

使用 Tcl API 執行以下任何任務：

• 創建和管理專案
• 進行分配
• 編譯設計
• 提取報告數據
• 執行時序分析

您可以從 Quartus® II 軟體 Tcl 範例網頁中的一些範例開始。下面列出了其他幾個資源。

腳本資源

OpenCL 和 OpenCL 標誌是 Apple Inc. 的商標，經 Khronos 許可使用。

相關連結

• Intel® Quartus® Prime 專業版和標準版軟體使用者指南
• FPGA軟體下載中心
• Intel® Quartus® Prime 軟體套件與 FPGA 開發工具