講師指導訓練：Altera® FPGA時序收斂：講座

描述

最大也是最令人沮喪的FPGA設計挑戰之一是關閉時序。在對FPGA設計執行完整的時序分析后，通常會發現一個或多個時序報告指示時序故障。如何糾正這種情況？答案並不總是顯而易見的。 本課程教授設計專家用來接近設計時序的技術，從而「突破極限」設計。示例技術包括徹底分析常見時序故障的設計、根據工具建議調整設置和分配、選擇正確的時鐘資源以及調整 HDL 代碼以獲得最佳性能。 本課程僅供講座使用。後續有一個基於實驗室的研討會課程。