簡介
此設計演示了 Intel® Stratix® 10 GX FPGA 開發工具組 （H-Tile） 上的協定初始化 （CvP） 初始化模式。
IP 核心數
(14)
| IP 核心 | IP 核心類別 |
|---|---|
| Reset Controller | QsysInterconnect |
| Altera IOPLL | ClocksPLLsResets |
| MM Interconnect | QsysInterconnect |
| Memory-Mapped Multiplexer | QsysInterconnect |
| Memory-Mapped Router | QsysInterconnect |
| Avalon-MM Slave Agent | QsysInterconnect |
| Avalon-MM Master Translator | QsysInterconnect |
| Memory-Mapped Demultiplexer | QsysInterconnect |
| Memory-Mapped Burst Adapter | QsysInterconnect |
| Avalon-ST Single Clock FIFO | QsysInterconnect |
| Avalon-MM Slave Translator | QsysInterconnect |
| Avalon-MM Master Agent | QsysInterconnect |
| On-Chip Memory (RAM or ROM) | OnChipMemory |
| Top level generated instrumentation fabric | Debug & Performance |
詳細說明
在 Quartus Prime 軟體 GUI（版本 14.1 及更高版本）中準備設計範本
注： 下載設計範例後，必須準備設計範本。您下載的檔為 <project>.par 檔的形式，其中包含設計檔的壓縮版本（類似于 .qar 檔）和描述專案的中繼資料。這些資訊的組合構成了一個<專案>.par檔。在 16.0 或更高版本中，您只需按兩下 <project>.par 檔，Quartus 就會啟動該專案。
啟動專案範本的第二種方法是通過新建專案嚮導（檔 ->新建專案嚮導）。在第一個面板上輸入專案名稱和資料夾後，第二個面板將要求您指定一個空的專案或專案範本。選擇專案範本。您將看到您之前載入的設計範本專案清單，以及包含各種開發工具組的引腳排列和設置的各種「基線引腳排列設計」。如果您沒有在清單中看到您的設計範本，請按一下下面圈出的「安裝設計範本」連結：
流覽到您下載的 <project>.par 檔，按一下下一步，然後按一下完成，您的設計範本將安裝並顯示在 Quartus 的「專案導航器」窗格中。
注意：當設計作為設計範本存儲在設計商店中時，之前已針對所述版本的 Quartus 軟體進行迴歸測試。回歸可確保設計範本通過 Quartus 設計流程中的分析/合成/裝配/裝配步驟。
在 Quartus Prime 軟體命令列中準備設計範本
在命令列中，鍵入以下命令：
quartus_sh --platform_install -package <project directory>/<project>.par
完成此過程後，鍵入：
quartus_sh --平臺名稱 <專案>
注意：
* ACDS版本：19.3.0專業版