Intel® Stratix® 10 FPGA – 序列快閃記憶體郵箱用戶端Intel FPGA IP核心設計範例

Intel® Stratix® 10 FPGA – 序列快閃記憶體郵箱用戶端Intel FPGA IP核心設計範例

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11/27/2018

簡介

此參考設計實現了 Intel® Stratix® 10 序列快閃記憶體郵箱用戶端Intel FPGA IP核心，以執行一般用途的記憶體操作，例如讀取快閃記憶體裝置識別碼、在快閃記憶體設備上執行磁區擦除，以及在快閃記憶體設備之間讀取和寫入資料。除此之外，它還顯示了使用 Intel Stratix 10 序列快閃記憶體郵箱用戶端 Intel FPGA IP 核心將原始程式設計資料 （.rpd） 檔寫入快閃記憶體設備的流程。

開發套件

Intel® Stratix® 10 GX FPGA 開發套件

設計詳細資訊

裝置系列

Intel® Stratix® 10 FPGA 與 SoC FPGA
Quartus 版本

Intel® Quartus® Prime Pro Edition 軟體
Quartus 版本

18.0
IP 核心數 (27)
IP 核心 IP 核心類別
Top level generated instrumentation fabric Debug & Performance
Reset Controller QsysInterconnect
Avalon-ST Handshake Clock Crosser QsysInterconnect
Memory-Mapped Multiplexer QsysInterconnect
Avalon-ST Single Clock FIFO QsysInterconnect
Altera SDM Mbox Bridge Configuration and Programming
Altera FPGA2SDM Bridge Configuration and Programming
Altera SDM2FPGA Bridge Configuration and Programming
Altera SDM GPI Configuration and Programming
Altera SDM IRQ Configuration and Programming
Altera SDM GPO Configuration and Programming
altera_jtag_avalon_master QsysInterconnect
Avalon-ST Bytes to Packets Converter QsysInterconnect
Avalon-ST Channel Adapter QsysInterconnect
Avalon-ST JTAG Interface QsysInterconnect
Avalon-ST Packets to Bytes Converter QsysInterconnect
Avalon-ST Timing Adapter QsysInterconnect
Avalon Packets to Transaction Converter QsysInterconnect
MM Interconnect QsysInterconnect
Memory-Mapped Demultiplexer QsysInterconnect
Avalon-MM Master Agent QsysInterconnect
Memory-Mapped Traffic Limiter QsysInterconnect
Avalon-MM Master Translator QsysInterconnect
Memory-Mapped Router QsysInterconnect
Avalon-MM Slave Agent QsysInterconnect
Avalon-MM Slave Translator QsysInterconnect
altera_config_stream_endpoint Debug & Performance

詳細說明

在 Quartus Prime 軟體 GUI（版本 14.1 及更高版本）中準備設計範本


注： 下載設計範例後，必須準備設計範本。您下載的檔為 <project>.par 檔的形式，其中包含設計檔的壓縮版本（類似于 .qar 檔）和描述專案的中繼資料。這些資訊的組合構成了一個<專案>.par檔。在 16.0 或更高版本中，您只需按兩下 <project>.par 檔，Quartus 就會啟動該專案。


啟動專案範本的第二種方法是通過新建專案嚮導（檔 ->新建專案嚮導）。在第一個面板上輸入專案名稱和資料夾後，第二個面板將要求您指定一個空的專案或專案範本。選擇專案範本。您將看到您之前載入的設計範本專案清單，以及包含各種開發工具組的引腳排列和設置的各種「基線引腳排列設計」。如果您沒有在清單中看到您的設計範本，請按一下下面圈出的「安裝設計範本」連結：



流覽到您下載的 <project>.par 檔，按一下下一步，然後按一下完成，您的設計範本將安裝並顯示在 Quartus 的「專案導航器」窗格中。


注意：當設計作為設計範本存儲在設計商店中時，之前已針對所述版本的 Quartus 軟體進行迴歸測試。回歸可確保設計範本通過 Quartus 設計流程中的分析/合成/裝配/裝配步驟。



在 Quartus Prime 軟體命令列中準備設計範本


在命令列中，鍵入以下命令：

quartus_sh --platform_install -package <project directory>/<project>.par


完成此過程後，鍵入：

quartus_sh --平臺名稱 <專案>



注意：

* ACDS版本：18.0.0專業版


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設計詳細資訊

裝置系列

Intel® Stratix® 10 FPGA 與 SoC FPGA
Quartus 版本

Intel® Quartus® Prime Pro Edition 軟體
Quartus 版本

18.0