此範例說明如何將六十六進位值轉換為 std_logic_vector。它同時顯示于 VHDL '87 (IEEE Std 1076-1987) 和 VHDL '93 (IEEE Std 1076-1993)。如需在專案中使用此範例的詳細資訊,請參閱如何在 VHDL 網頁上使用 VHDL 範例 區段。
hex.vhd
程式庫 ieee; 使用ieee.std_logic_1164.ALL; 使用ieee.std_logic_arith。全部; 實體六十六指 埠 (D:輸出STD_LOGIC_VECTOR(7 下到 0)); 末端六軸; 架構六十六進位即 開始 (下列行) 將六重值轉換 為 VHDL '87 的STD_LOGIC_VECTOR。 D (7 DOWNTO 0) <= to_stdlogicvector(x"FC"); -- 以下一行將在 VHDL '93 中運作 (標準允許 -- 這種隱含的轉換)。 -- D <= x"FC"end a;