Verilog HDL：已註冊 I/O 的簽名倍增器

author-image

作者

此範例說明 Verilog HDL 中 8 位已註冊 I/O 的 8 位簽名倍增器。合成工具會偵測 HDL 代碼中的乘數設計，並推斷lpm_mult兆功能。

圖 1。簽名倍增器頂層圖表。

下載此範例中使用的檔案：

此設計之使用受 Intel® 設計範例授權合約的條款與細則約束，並受其約束。

表 1。已簽名倍增埠清單

埠名稱

類型

描述

a[7：0]，
b[7：0]

輸入

8 位已簽名的註冊資料輸入，以乘數單位。輸入資料會傳輸到每個頻率週期的倍增值。

時鐘

輸入

時鐘。

輸出[15：0]

輸出

16 位多倍單位的簽名輸出。
檢視全部 顯示較少

這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。