簡介
此參考設計在具有 QSPI 快閃記憶體訪問和遠端系統更新的Intel Agilex® 7 FPGA中實現郵箱用戶端Intel® FPGA IP核心。
IP 核心數
(23)
| IP 核心 | IP 核心類別 |
|---|---|
| Altera In-System Sources & Probes | SimulationDebugVerification |
| Reset Controller | QsysInterconnect |
| MM Interconnect | QsysInterconnect |
| Avalon-MM Master Translator | QsysInterconnect |
| Avalon-MM Slave Translator | QsysInterconnect |
| altera_config_stream_endpoint | Debug & Performance |
| altera_jtag_avalon_master | QsysInterconnect |
| Avalon Packets to Transaction Converter | QsysInterconnect |
| Avalon-ST Single Clock FIFO | QsysInterconnect |
| Avalon-ST Channel Adapter | QsysInterconnect |
| Avalon-ST Bytes to Packets Converter | QsysInterconnect |
| Avalon-ST JTAG Interface | QsysInterconnect |
| Avalon-ST Packets to Bytes Converter | QsysInterconnect |
| Avalon-ST Timing Adapter | QsysInterconnect |
| Top level generated instrumentation fabric | Debug & Performance |
| Altera SDM Mbox Bridge | Configuration and Programming |
| Altera SDM GPO | Configuration and Programming |
| Altera SDM GPI | Configuration and Programming |
| Altera FPGA2SDM Bridge | Configuration and Programming |
| Altera SDM IRQ | Configuration and Programming |
| Altera SDM2FPGA Bridge | Configuration and Programming |
| Avalon-ST Handshake Clock Crosser | QsysInterconnect |
| Memory-Mapped Multiplexer | QsysInterconnect |
詳細說明
郵箱用戶端Intel FPGA IP是主機和安全裝置管理員 （SDM） 之間的橋樑。郵箱用戶端Intel FPGA IP用於將命令發送到 SDM 並將回應返回給主機。郵箱用戶端Intel FPGA IP是必須連接到 Avalon MM 主伺服器的 Avalon MM 從屬元件。
在此參考設計中，JTAG 到 Avalon 主橋接器 IP 充當連接到郵箱用戶端Intel FPGA IP核心的主控制器。JTAG 到 Avalon 主橋接器 IP 將從系統主控台接收的命令轉換為郵箱用戶端Intel FPGA IP所需的Avalon記憶體對應 （Avalon MM） 格式。然後，郵箱用戶端Intel FPGA IP驅動命令並從 SDM 接收回應。
rsu1.tcl 腳本提供了執行 SDM 支援的可用命令功能的示例。您可以執行 Intel Quartus Prime Pro 軟體的 rsu1.tcl 腳本 vie 系統主控台中提供的功能，執行以下操作：
- 讀取FPGA識別碼
- 讀取FPGA晶片 ID
- QSPI 快閃記憶體存取作業，例如讀取和寫入快閃記憶體
- 遠端系統更新 （RSU） 操作，例如讀取 RSU 狀態、觸發對快閃記憶體中另一個映射的重新配置以及在快閃記憶體中更新配置映射。
rsu1.tcl 腳本可以從下面提供的連結下載。
欲瞭解更多詳情
1. 請參閱《郵箱用戶端Intel FPGA IP使用者指南》
2. 請參閱第 4 章。Intel Agilex配置使用者指南中的遠端系統更新 （RSU）