文章 ID: 000074124 內容類型: 疑難排解 最近查看日期: 2019 年 06 月 14 日

為什麼在模擬中觀察到級聯 IOPLL IP 輸出的頻率不正確？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • IOPLL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    在模擬 Intel® Arria® 10、Intel Cyclone 10 GX 和 Intel® Stratix® 10 裝置的級聯 IOPLL IP 時，®您可能會看到錯誤的頻率或行為。

    這是由於 IOPLL IP 預設產生的簡單模擬模型中出現錯誤。

    解決方法

    若要解決這個問題，請在 IOPLL IP 世代之前，在實體 PLL 設定中啟用 PLL 自動重設選項。 這能實現不受此問題影響的進階模擬模型。

    此問題排定在 Intel Quartus® Prime 軟體的未來版本中修復

    相關產品

    本文章適用於 3 產品

    Intel® Stratix® 10 FPGA 與 SoC FPGA
    Intel® Cyclone® 10 GX FPGA
    Intel® Arria® 10 FPGA 與 SoC FPGA

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