描述
當您在期間以 L=8 設定產生 JESD204B 設計範例時 Quartus 編譯的設計範例，您將遇到下列關鍵 警告：
Critical Warning (18234): ATX PLLs < module name 1 > and < module name 2 > are < 0 > ATX PLLs apart. ATX PLLs with VCO frequencies within 100 MHz of each other must be separated by < 3 > or more ATX PLLs. The < 3 > or more intervening ATX PLLs can be operated at different VCO frequencies. Modify the ATX PLLs location constraints in the Assignment Editor to make ATX PLLs at least < 3 > ATX PLLS apart.
解決方法
若要繼續使用非結合模式的收發器，請重新指派序列資料 非連續式銀行中的針腳，可滿足最低間距需求 ATX PLL。若為結合模式，請使用 xN 結合組態中的單一 ATX PLL 到頻率 兩個銀行的收發器通道。
這個問題將在未來的版本中解決。