由於Arria® V/Cyclone®硬核處理器系統 IP 自動產生的概要設計限制中出現問題,您可能會看到此警告的 durng 編譯或計時分析。
此問題是由 hps_sdram_p0.sdc 檔案中不正確的分配順序所引起。
為了解決這個問題,您可以修改下列行hps_sdram_p0.sdc 檔案。
從:
# 這是 CK 頻率
foreach { ck_pin { {
set_clock_uncertainty──to [get_clocks] (WL_JITTER)
create_generated_clock -multiply_by 1 -來源 -master_clock「-名稱
}
# 這是 CK#頻率
foreach { ckn_pin { {
set_clock_uncertainty──to [get_clocks] (WL_JITTER)
create_generated_clock -multiply_by 1 -invert-source -master_clock「-name
}
自:
# 這是 CK 頻率
foreach { ck_pin { {
create_generated_clock -multiply_by 1 -來源 -master_clock「-名稱
set_clock_uncertainty──to [get_clocks] (WL_JITTER)
}
# 這是 CK#頻率
foreach { ckn_pin { {
create_generated_clock -multiply_by 1 -invert-source -master_clock「-name
set_clock_uncertainty──to [get_clocks] (WL_JITTER)
}
此問題預定在 Quartus® II 軟體日後發佈時解決。