文章 ID: 000074387 內容類型: 疑難排解 最近查看日期: 2013 年 08 月 20 日

如果您未在外部 PLL 模式中將收發器 PLL 的outclk_0埠連接到收發器 Native PHY 的ext_pll_clk輸入埠，則在 Stratix® V 和 Arria® V GZ 收發器裝置中可能會遇到此錯誤。

環境

  • Intel® Quartus® II 訂閱版
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    如果您未在外部 PLL 模式下，將收發器 PLL 的outclk_0埠連接到收發器 Native PHY 的ext_pll_clk輸入埠，則在 Stratix® V 和 Arria® V GZ 收發器裝置中可能會遇到以下錯誤。

     

    錯誤：頻率分隔器節點'inst|altera_xcvr_native_sv：txcvr_top_inst|sv_xcvr_native：gen_native_inst.xcvr_native_insts[0].gen_bonded_group_native.xcvr_native_inst|sv_pma：|sv_pma inst_sv_pma|sv_tx_pma：tx_pma.sv_tx_pma_inst|sv_tx_pma_ch：tx_pma_insts[0].sv_tx_pma_ch_inst|tx_pma_ch.tx_cgb」未正確連接「CLKCDRLOC」埠。

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